數(shù)字IC設(shè)計(jì)筆試面試經(jīng)典.pdf

1 1：什么是同步邏輯和異步邏輯？（漢王）：什么是同步邏輯和異步邏輯？（漢王） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。 同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只 有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)， 電路的狀態(tài)才能改變。 改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的 到來(lái)，此時(shí)無(wú)論外部輸入 x 有無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。 異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí) 鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件， 電路中沒(méi)有統(tǒng)一的時(shí)鐘， 電路狀態(tài)的改變由外部輸入 的變化直接引起。 2：同步電路和異步電路的區(qū)別：同步電路和異步電路的區(qū)別： 同步電路： 存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源， 因而所有觸發(fā) 器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。 異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這 些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。 3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)：時(shí)序設(shè)計(jì)的實(shí)質(zhì)： 時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的要求。 4：建立時(shí)間與保持時(shí)間的概念？：建立時(shí)間與保持時(shí)間的概念？ 建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。 保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。 5：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？ 因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的， 如果不滿足建立和保持時(shí)間， 觸發(fā)器 將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在 0 和 1 之間變化，這時(shí)需要經(jīng)過(guò) 一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用 兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。 這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿 足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。 （比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的 D 端像一個(gè)鎖 存器在接受數(shù)據(jù)， 為了穩(wěn)定的設(shè)置前級(jí)門的狀態(tài)需要一段穩(wěn)定時(shí)間； 需要保持時(shí)間是因?yàn)樵?時(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反饋來(lái)鎖存狀態(tài)，從后級(jí)門傳到前級(jí)門需要時(shí)間。 6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 這也是一個(gè)異步電路同步化的問(wèn)題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段內(nèi)到 達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做“一位同步 器”，他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第 一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn) 態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)， 而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間， 如果都滿足了， 在下一個(gè)脈沖沿到來(lái)時(shí)， 第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)， 因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。 同步器有效的同步器有效的 條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間第二級(jí)觸發(fā)器的建立時(shí)間 T+T2max 時(shí)鐘沿到來(lái)之前數(shù)據(jù)穩(wěn)定的時(shí)間（越大越好），一個(gè)時(shí)鐘周期 T 加上 最大的邏輯延時(shí)。 14 T3holdT1min+T2min 時(shí)鐘沿到來(lái)之后數(shù)據(jù)保持的最短時(shí)間， 一定要大于最小的延時(shí)也就 是 T1min+T2min 61、給出某個(gè)一般時(shí)序電路的圖，有、給出某個(gè)一般時(shí)序電路的圖，有 Tsetup，Tdelay，Tck-q（Tco），），還有還有 clock 的的 delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 保持時(shí)間與時(shí)鐘周期無(wú)關(guān) 62、實(shí)現(xiàn)三分頻電路，、實(shí)現(xiàn)三分頻電路，3/2 分頻電路等（偶數(shù)倍分頻分頻電路等（偶數(shù)倍分頻 奇數(shù)倍分頻）奇數(shù)倍分頻） 圖 2 是 3 分頻電路，用 JK-FF 實(shí)現(xiàn) 3 分頻很方便，不需要附加任何邏輯電路就能實(shí)現(xiàn) 同步計(jì)數(shù)分頻。但用 D-FF 實(shí)現(xiàn) 3 分頻時(shí)，必須附加譯碼反饋電路，如圖 2 所示的譯碼復(fù)位 電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用 NOR 門電路把 Q2，Q1=“11B”的狀態(tài)譯 碼產(chǎn)生“H”電平復(fù)位脈沖，強(qiáng)迫 FF1 和 FF2 同時(shí)瞬間（在下一時(shí)鐘輸入 Fi 的脈沖到來(lái)之前） 復(fù)零，于是 Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻的周期，這種“毛刺”僅 在 Q1 中存在， 實(shí)用中可能會(huì)造成錯(cuò)誤， 應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾波電路來(lái)濾除， 或者僅使用 Q2 作為輸出。D-FF 的 3 分頻，還可以用 AND 門對(duì) Q2，Q1 譯碼來(lái)實(shí)現(xiàn)返回 復(fù)零。 63、名詞解釋名詞解釋 CMOS（Complementary Metal Oxide Semiconductor），互補(bǔ)金屬氧化物半導(dǎo)體，電壓控 制的一種放大器件。是組成 CMOS 數(shù)字集成電路的基本單元。 MCU(Micro Controller Unit)中文名稱為微控制單元，又稱單片微型計(jì)算機(jī)(Single Chip Microcomputer)或者單片機(jī)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計(jì)算機(jī)的 CPU、 RAM、ROM、定時(shí)數(shù)計(jì)器和多種 I/O 接口集成在一片芯片上，形成芯片級(jí)的計(jì)算機(jī)，為不 同的應(yīng)用場(chǎng)合做不同組合控制。 RISC（reduced instruction set computer，精簡(jiǎn)指令集計(jì)算機(jī)）是一種執(zhí)行較少類型計(jì)算機(jī) 指令的微處理器，起源于 80 年代的 MIPS 主機(jī)（即 RISC 機(jī)），RISC 機(jī)中采用的微處理 器統(tǒng)稱 RISC 處理器。 這樣一來(lái)， 它能夠以更快的速度執(zhí)行操作 （每秒執(zhí)行更多百萬(wàn)條指令， 即 MIPS）。因?yàn)橛?jì)算機(jī)執(zhí)行每個(gè)指令類型都需要額外的晶體管和電路元件，計(jì)算機(jī)指令集 越大就會(huì)使微處理器更復(fù)雜，執(zhí)行操作也會(huì)更慢。 15 CISC 是復(fù)雜指令系統(tǒng)計(jì)算機(jī)（Complex Instruction Set Computer）的簡(jiǎn)稱，微處理器是臺(tái) 式計(jì)算機(jī)系統(tǒng)的基本處理部件， 每個(gè)微處理器的核心是運(yùn)行指令的電路。 指令由完成任務(wù)的 多個(gè)步驟所組成，把數(shù)值傳送進(jìn)寄存器或進(jìn)行相加運(yùn)算。 DSP（digital signal processor）是一種獨(dú)特的微處理器，是以數(shù)字信號(hào)來(lái)處理大量信息的 器件。其工作原理是接收模擬信號(hào)，轉(zhuǎn)換為 0 或 1 的數(shù)字信號(hào)。再對(duì)數(shù)字信號(hào)進(jìn)行修改、 刪除、強(qiáng)化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有 可編程性， 而且其實(shí)時(shí)運(yùn)行速度可達(dá)每秒數(shù)以千萬(wàn)條復(fù)雜指令程序， 遠(yuǎn)遠(yuǎn)超過(guò)通用微處理器， 是數(shù)字化電子世界中日益重要的電腦芯片。 它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度， 是最值得 稱道的兩大特色。 FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中 的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足， 又克服了原有可編程器件門電路數(shù) 有限的缺點(diǎn)。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè) 用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣 列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本 低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) PCI(Peripheral Component Interconnect) 外圍組件互連，一種由英特爾（Intel）公司 1991 年推出的用于定義局部總線的標(biāo)準(zhǔn)。 ECC 是“Error Correcting Code”的簡(jiǎn)寫，中文名稱是“錯(cuò)誤檢查和糾正”。ECC 是一種能夠?qū)?現(xiàn)“錯(cuò)誤檢查和糾正”的技術(shù)， ECC 內(nèi)存就是應(yīng)用了這種技術(shù)的內(nèi)存， 一般多應(yīng)用在服務(wù)器及 圖形工作站上，這將使整個(gè)電腦系統(tǒng)在工作時(shí)更趨于安全穩(wěn)定。 DDR=Double Data Rate 雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。嚴(yán)格的說(shuō) DDR 應(yīng)該叫 DDR SDRAM，人們習(xí)慣稱為 DDR，其中，SDRAM 是 Synchronous Dynamic Random Access Memory的縮寫，即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。 IRQ 全稱為 Interrupt Request，即是“中斷請(qǐng)求”的意思（以下使用 IRQ 稱呼）。IRQ 的作用 就是在我們所用的電腦中，執(zhí)行硬件中斷請(qǐng)求的動(dòng)作，用來(lái)停止其相關(guān)硬件的工作狀態(tài) USB ,是英文 Universal Serial BUS（通用串行總線）的縮寫，而其中文簡(jiǎn)稱為“通串線，是 一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和通訊。 BIOS 是英文“Basic Input Output System“的縮略語(yǔ)，直譯過(guò)來(lái)后中文名稱就是“基本輸入輸 出系統(tǒng)“。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序，它保存著計(jì)算 機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置信息、開(kāi)機(jī)后自檢程序和系統(tǒng)自啟動(dòng)程序。 其 主要功能是為計(jì)算機(jī)提供最底層的、最直接的硬件設(shè)置和控制。 64、三極管特性曲線、三極管特性曲線 16 65、Please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) and also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題（威盛筆試題 circuit design-beijing-03.11.09） 66、To design a CMOS inverter with balance rise and fall time, please define the ration of channel width of PMOS and NMOS and explain? P 管要比管要比 N 管寬管寬 67、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 （威盛筆試題。 （威盛筆試題 circuit design-beijing-03.11.09） 68、為了實(shí)現(xiàn)邏輯、為了實(shí)現(xiàn)邏輯 Y=AB+AB+CD，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？ 1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：答案：NAND（未知）（未知） 69、用波形表示、用波形表示 D 觸發(fā)器的功能。（揚(yáng)智電子筆試）觸發(fā)器的功能。（揚(yáng)智電子筆試） 17 70、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器（DFF）。（揚(yáng)智電子筆試）。（揚(yáng)智電子筆試） 通過(guò)級(jí)聯(lián)兩個(gè) D 鎖存器組成 71、用邏輯、用邏輯門門畫出畫出 D 觸發(fā)器。（威盛觸發(fā)器。（威盛 VIA 2003.11.06 上海筆試試題）上海筆試試題） 電平觸發(fā)的 D 觸發(fā)器（D 鎖存器）牢記！ 18 邊沿觸發(fā)的 D 觸發(fā)器，有兩個(gè) D 鎖存器構(gòu)成 72、畫出、畫出 DFF 的結(jié)構(gòu)圖的結(jié)構(gòu)圖,用用 verilog 實(shí)現(xiàn)之。（威盛）實(shí)現(xiàn)之。（威盛） module dff(clk,d,qout); input clk,d; output qout; reg qout; always(posedge clk) begin if(!reset) qout=0; else qout=d; end endmodule 73、畫出一種、畫出一種 CMOS 的的 D 鎖存器的電路圖和版圖。（未知）鎖存器的電路圖和版圖。（未知） 或者是利用前面與非門搭的或者是利用前面與非門搭的 D 鎖存器實(shí)現(xiàn)鎖存器實(shí)現(xiàn) 74、用、用 filp-flop 和和 logic-gate 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè) 1 位加法器，輸入位加法器，輸入 carryin 和和 current-stage，輸，輸 出出 carryout 和和 next-stage. （未知）（未知） 19 75、用、用 D 觸發(fā)器做個(gè)觸發(fā)器做個(gè) 4 進(jìn)制的計(jì)數(shù)。（華為）進(jìn)制的計(jì)數(shù)。（華為） 按照時(shí)序邏輯電路的設(shè)計(jì)步驟來(lái)：按照時(shí)序邏輯電路的設(shè)計(jì)步驟來(lái)： 1、 寫出狀態(tài)轉(zhuǎn)換表 2、 寄存器的個(gè)數(shù)確定 3、 狀態(tài)編碼 4、 卡諾圖化簡(jiǎn) 5、 狀態(tài)方程，驅(qū)動(dòng)方程等 閻石數(shù)字電路 P314 76、實(shí)現(xiàn)、實(shí)現(xiàn) N 位位 Johnson Counter, N=5。（南山之橋）。（南山之橋） 78、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn) Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知），如設(shè)計(jì)計(jì)數(shù)器。（未知） 79、請(qǐng)用、請(qǐng)用 HDL 描述四位的全加法器、描述四位的全加法器、5 分頻電路。（仕蘭微電子）分頻電路。（仕蘭微電子） module adder4(a,b,ci,s,co); input ci; input 3:0 a,b; output co; output 3:0 s; assign co,s=a+b+ci; endmodule module div5(clk,rst,clk_out); input clk,rst; output clk_out; reg 3:0 count; always(posedge clk) begin if(!rst) begin count=0; clk_out=0; end else if(count=3d5) begin count=0; clk_out=clk_out; end else count=count+1; end endmodule 20 實(shí)現(xiàn)奇數(shù)倍分頻且占空比為 50%的情況： module div7 ( clk, reset_n, clkout ); input clk,reset_n; output clkout; reg 3:0 count; reg div1; reg div2; always ( posedge clk ) begin if ( ! reset_n ) count = 3b000; else case ( count ) 3b000 : count = 3b001; 3b001 : count = 3b010; 3b010 : count = 3b011; 3b011 : count = 3b100; 3b100 : count = 3b101; 3b101 : count = 3b110; 3b110 : count = 3b000; default : count = 3b000; endcase end always ( posedge clk ) begin if ( ! reset_n ) div1 = 1b0; else if ( count = 3b000 ) div1 = div1; end always ( negedge clk ) begin if ( ! reset_n ) div2 = 1b0; else if ( count = 3b100 ) div2 = div2; end assign clkout = div1 div2; endmodule 21 80、用、用 VERILOG 或或 VHDL 寫一段代碼，實(shí)現(xiàn)寫一段代碼，實(shí)現(xiàn) 10 進(jìn)制計(jì)數(shù)器。（未知）進(jìn)制計(jì)數(shù)器。（未知） module counter10(clk,rst,count); input clk,rst; output 3:0 count; reg 3:0 count; always(posedge clk) begin if(!rst) count=4d9) count=0; else count=count+1; end endmodule 81、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子）、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子） 按照時(shí)序邏輯電路的設(shè)計(jì)方法： 82、畫狀態(tài)機(jī)，接受、畫狀態(tài)機(jī)，接受 1，2，5 分錢的賣報(bào)機(jī)，每份報(bào)紙分錢的賣報(bào)機(jī)，每份報(bào)紙 5 分錢。（揚(yáng)智電子筆試）分錢。（揚(yáng)智電子筆試） 1、確定輸入輸出，投 1 分錢 A=1，投 2 分錢 B=1，投 5 分錢 C=1，給出報(bào)紙 Y=1 2、確定狀態(tài)數(shù)畫出狀態(tài)轉(zhuǎn)移圖，沒(méi)有投幣之前的初始狀態(tài) S0，投入了 1 分硬幣 S1，投入 了 2 分硬幣 S2，投入了 3 分硬幣 S3，投入了 4 分硬幣 S4。 3、畫卡諾圖或者是利用 verilog 編碼 83、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣 soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。數(shù)。 （1）畫出）畫出 fsm（有限狀態(tài)機(jī)）；（有限狀態(tài)機(jī)）；（2）用）用 verilog 編程，語(yǔ)法要符合編程，語(yǔ)法要符合 fpga 設(shè)計(jì)的設(shè)計(jì)的 要求。（未知）要求。（未知） 84、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料 10 分錢，硬幣有分錢，硬幣有 5 分和分和 10 分兩種，并考慮找零： （分兩種，并考慮找零： （1） 畫出畫出 fsm（有限狀態(tài)機(jī)）；（有限狀態(tài)機(jī)）；（2）用）用 verilog 編程，語(yǔ)法要符合編程，語(yǔ)法要符合 fpga 設(shè)計(jì)的要求；（設(shè)計(jì)的要求；（3）設(shè)）設(shè) 計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。（未知）計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。（未知） 1、輸入 A=1 表示投 5 分錢，B=1 表示投 10 分錢，輸出 Y=1 表示給飲料，Z=1 表示找零 2、確定狀態(tài)數(shù)，沒(méi)投幣之前 S0，投入了 5 分 S1 85、畫出可以檢測(cè)、畫出可以檢測(cè) 10010 串的狀態(tài)圖串的狀態(tài)圖,并并 verilog 實(shí)現(xiàn)之。（威盛）實(shí)現(xiàn)之。（威盛） 1、輸入 data，1 和 0 兩種情況，輸出 Y=1 表示連續(xù)輸入了 10010 2、確定狀態(tài)數(shù)沒(méi)輸入之前 S0，輸入一個(gè) 0 到了 S1,10 為 S2,010 為 S3,0010 為 S4 86、用、用 FSM 實(shí)現(xiàn)實(shí)現(xiàn) 101101 的序列檢測(cè)模塊。（南山之橋）的序列檢測(cè)模塊。（南山之橋） a 為輸入端，為輸入端，b 為輸出端，如果為輸出端，如果 a 連續(xù)輸入為連續(xù)輸入為 101101 則則 b 輸出為輸出為 1，否則為，否則為 0。 例如例如 a： 0001100110110110100110 22 b： 0000000000100100000000 請(qǐng)畫出請(qǐng)畫出 state machine；請(qǐng)用；請(qǐng)用 RTL 描述其描述其 state machine。（未知）。（未知） 確定狀態(tài)數(shù)，沒(méi)有輸入或輸入 0 為 S0，1 為 S1，01 為 S2,101 為 S3,1101 為 S4，01101 為 S5。知道了輸入輸出和狀態(tài)轉(zhuǎn)移的關(guān)系很容易寫出狀態(tài)機(jī)的 verilog 代碼，一般采用兩段 式狀態(tài)機(jī) 87、給出單管、給出單管 DRAM 的原理圖的原理圖 88、什么什么叫做叫做 OTP 片片(OTP（一次性可編程）（一次性可編程）)、掩膜片，兩者的區(qū)別何在？（仕蘭微面試、掩膜片，兩者的區(qū)別何在？（仕蘭微面試 題目）題目） OTP 與掩膜 OTP 是一次性寫入的單片機(jī)。過(guò)去認(rèn)為一個(gè)單片機(jī)產(chǎn)品的成熟是以投產(chǎn)掩膜 型單片機(jī)為標(biāo)志的。由于掩膜需要一定的生產(chǎn)周期，而 OTP 型單片機(jī)價(jià)格不斷下降，使得 近年來(lái)直接使用 OTP 完成最終產(chǎn)品制造更為流行。它較之掩膜具有生產(chǎn)周期短、風(fēng)險(xiǎn)小的 特點(diǎn)。近年來(lái)，OTP 型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在系 統(tǒng)編程技術(shù)(In System Programming)。未編程的 OTP 芯片可采用裸片 Bonding 技術(shù)或表 面貼技術(shù)，先焊在印刷板上，然后通過(guò)單片機(jī)上引出的編程線、串行數(shù)據(jù)、時(shí)鐘線等對(duì)單片 機(jī)編程。解決了批量寫 OTP 芯片時(shí)容易出現(xiàn)的芯片與寫入器接觸不好的問(wèn)題。使 OTP 的 裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線與 I/O 線共用，不增加單片機(jī)的額外引腳。 而一些生產(chǎn)廠商推出的單片機(jī)不再有掩膜型，全部為有 ISP 功能的 OTP。 89、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 90、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目） 制定規(guī)格書-任務(wù)劃分-設(shè)計(jì)輸入-功能仿真-綜合-優(yōu)化-布局布線-時(shí)序仿真時(shí)序分析-芯片流 片-芯片測(cè)試驗(yàn)證 91、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目） 工藝分類：TTL，CMOS 兩種比較流行，TTL 速度快功耗高，CMOS 速度慢功耗低。 集成電路的工藝主要是指 CMOS 電路的制造工藝， 主要分為以下幾個(gè)步驟： 襯底準(zhǔn)備-氧化、 光刻-擴(kuò)散和離子注入-淀積-刻蝕-平面化。 23 92、簡(jiǎn)述、簡(jiǎn)述 FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目）等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目） 通?？蓪?FPGA/CPLD 設(shè)計(jì)流程歸納為以下 7 個(gè)步驟，這與 ASIC 設(shè)計(jì)有相似之處。 1.設(shè)計(jì)輸入。Verilog 或 VHDL 編寫代碼。 2.前仿真（功能仿真）。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。（ASCI 設(shè) 計(jì)中，這一步驟稱為第一次 Sign-off）PLD 設(shè)計(jì)中，有時(shí)跳過(guò)這一步。 3.設(shè)計(jì)編譯（綜合）。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)化 翻譯過(guò)程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式 (網(wǎng)表)。 4.優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果 代替一些復(fù)雜的單元， 并與指定的庫(kù)映射生成新的網(wǎng)表， 這是減小電路規(guī)模的一條必由之路。 5.布局布線。 6.后仿真（時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。 （ASCI 設(shè)計(jì)中，這一步驟稱為第二次 Signoff）。 7.生產(chǎn)。布線和后仿真完成之后，就可以開(kāi)始 ASCI 或 PLD 芯片的投產(chǎn) 93、分別寫出分別寫出 IC 設(shè)計(jì)前端到后端的流程和設(shè)計(jì)前端到后端的流程和 eda 工具。（未知）工具。（未知） 邏輯設(shè)計(jì)-子功能分解-詳細(xì)時(shí)序框圖-分塊邏輯仿真-電路設(shè)計(jì)(RTL 級(jí)描述)-功能仿 真-綜合(加時(shí)序約束和設(shè)計(jì)庫(kù))-電路網(wǎng)表-網(wǎng)表仿真)-預(yù)布局布線(SDF 文件)-網(wǎng)表仿真(帶 延時(shí)文件)-靜態(tài)時(shí)序分析-布局布線-參數(shù)提取-SDF 文件-后仿真-靜態(tài)時(shí)序分析-測(cè)試向 量生成-工藝設(shè)計(jì)與生產(chǎn)-芯片測(cè)試-芯片應(yīng)用，在驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積 問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，一般都要反復(fù)好幾 次才能最后送去 foundry 廠流片。設(shè)計(jì)公司是 fabless 數(shù)字?jǐn)?shù)字 IC 設(shè)計(jì)流程（設(shè)計(jì)流程（zz） 1.需求分析需求分析(制定規(guī)格書制定規(guī)格書)。分析用戶或市場(chǎng)的需求，并將其翻譯成對(duì)芯片產(chǎn)品的技術(shù)需求。 24 2.算法設(shè)計(jì)算法設(shè)計(jì)。 設(shè)計(jì)和優(yōu)化芯片鐘所使用的算法。 這一階段一般使用高級(jí)編程語(yǔ)言 （如 C/C+） ， 利用算法級(jí)建模和仿真工具（如 MATLAB，SPW）進(jìn)行浮點(diǎn)和定點(diǎn)的仿真，進(jìn)而對(duì)算法進(jìn) 行評(píng)估和優(yōu)化。 3.構(gòu)架設(shè)計(jì)構(gòu)架設(shè)計(jì)。根據(jù)設(shè)計(jì)的功能需求和算法分析的結(jié)果，設(shè)計(jì)芯片的構(gòu)架，并對(duì)不同的方案進(jìn) 行比較，選擇性能價(jià)格最優(yōu)的方案。這一階段可以使用 SystemC 語(yǔ)言對(duì)芯片構(gòu)架進(jìn)行模擬 和分析。 4.RTL 設(shè)計(jì)設(shè)計(jì)（代碼輸入）。（代碼輸入）。使用 HDL 語(yǔ)言完成對(duì)設(shè)計(jì)實(shí)體的 RTL 級(jí)描述。這一階段使用 VHDL 和 Verilog HDL 語(yǔ)言的輸入工具編寫代碼。 5. RTL 驗(yàn)證驗(yàn)證（功能仿真）。（功能仿真）。使用仿真工具或其他 RTL 代碼分析工具，驗(yàn)證 RTL 代碼的質(zhì) 量和性能。 6.綜合綜合。從 RTL 代碼生成描述實(shí)際電路的門級(jí)網(wǎng)表文件。 7.門級(jí)驗(yàn)證門級(jí)驗(yàn)證（綜合后仿真）。（綜合后仿真）。對(duì)綜合產(chǎn)生的門級(jí)網(wǎng)表進(jìn)行驗(yàn)證。這一階段通常會(huì)使用仿真、 靜態(tài)時(shí)序分析和形式驗(yàn)證等工具。 8. 布局布線。布局布線。后端設(shè)計(jì)對(duì)綜合產(chǎn)生的門級(jí)網(wǎng)表進(jìn)行布局規(guī)劃（Floorplanning）、布局 （Placement）、布線（Routing），生成生產(chǎn)用的版圖。 9.電路參數(shù)提取確定芯片中互連線的寄生參數(shù)，從而獲得門級(jí)的延時(shí)信息。電路參數(shù)提取確定芯片中互連線的寄生參數(shù)，從而獲得門級(jí)的延時(shí)信息。 10.版圖后驗(yàn)證版圖后驗(yàn)證。根據(jù)后端設(shè)計(jì)后取得的新的延時(shí)信息，再次驗(yàn)證設(shè)計(jì)是否能夠?qū)崿F(xiàn)所有的 功能和性能指標(biāo)。 11.芯片生產(chǎn)。芯片生產(chǎn)。生產(chǎn)在特定的芯片工藝線上制造出芯片。 12. 芯片芯片測(cè)試測(cè)試。對(duì)制造好的芯片進(jìn)行測(cè)試，檢測(cè)生產(chǎn)中產(chǎn)生的缺陷和問(wèn)題。 數(shù)字?jǐn)?shù)字 IC 后端設(shè)計(jì)流程后端設(shè)計(jì)流程 1. 數(shù)據(jù)準(zhǔn)備。數(shù)據(jù)準(zhǔn)備。對(duì)于 Cadance 的 SE 而言后端設(shè)計(jì)所需的數(shù)據(jù)主要有是 Foundry 廠提供的標(biāo)準(zhǔn) 單元、宏單元和 I/O Pad 的庫(kù)文件,它包括物理庫(kù)、時(shí)序庫(kù)及網(wǎng)表庫(kù),分別以.lef、.tlf 和.v 的形式 給出。前端的芯片設(shè)計(jì)經(jīng)過(guò)綜合后生成的門級(jí)網(wǎng)表,具有時(shí)序約束和時(shí)鐘定義的腳本文件和由此 產(chǎn)生的.gcf 約束文件以及定義電源 Pad 的 DEF （Design Exchange Format） 文件。 (對(duì) synopsys 的 Astro 而言, 經(jīng)過(guò)綜合后生成的門級(jí)網(wǎng)表,時(shí)序約束文件 SDC 是一樣的,Pad 的定義文件 -tdf , .tf 文件 -technology file, Foundry 廠提供的標(biāo)準(zhǔn)單元、宏單元和 I/O Pad 的庫(kù)文件 就 與 FRAM, CELL view, LM view 形式給出(Milkway 參考庫(kù) and DB, LIB file) 2.布局規(guī)劃。布局規(guī)劃。主要是標(biāo)準(zhǔn)單元、I/O Pad 和宏單元的布局。I/O Pad 預(yù)先給出了位置,而宏單元?jiǎng)t 根據(jù)時(shí)序要求進(jìn)行擺放,標(biāo)準(zhǔn)單元?jiǎng)t是給出了一定的區(qū)域由工具自動(dòng)擺放。布局規(guī)劃后,芯片的大 小,Core 的面積,Row 的形式、電源及地線的 Ring 和 Strip 都確定下來(lái)了。如果必要在自動(dòng)放置 標(biāo)準(zhǔn)單元和宏單元之后, 你可以先做一次 PNA(power network analysis）-IR drop and EM . 3. Placement -自動(dòng)放置標(biāo)準(zhǔn)單元。自動(dòng)放置標(biāo)準(zhǔn)單元。布局規(guī)劃后,宏單元、I/O Pad 的位置和放置標(biāo)準(zhǔn)單元的區(qū)域 都已確定,這些信息 SE （Silicon Ensemble） 會(huì)通過(guò) DEF 文件傳遞給 PC(Physical Compiler),PC 根據(jù)由綜合給出的.DB 文件獲得網(wǎng)表和時(shí)序約束信息進(jìn)行自動(dòng)放置標(biāo)準(zhǔn)單元,同時(shí)進(jìn)行時(shí)序檢查 和單元放置優(yōu)化。如果你用的是 PC +Astro 那你可用 write_milkway, read_milkway 傳遞數(shù)據(jù)。 4. 時(shí)鐘樹(shù)生成時(shí)鐘樹(shù)生成(CTS Clock tree synthesis)。芯片中的時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中所有的時(shí)序單元, 所以時(shí)鐘源端門單元帶載很多,其負(fù)載延時(shí)很大并且不平衡,需要插入緩沖器減小負(fù)載和平衡延 時(shí)。 時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時(shí)鐘樹(shù)。 一般要反復(fù)幾次才可以做出一個(gè)比較理想的時(shí)鐘樹(shù)。 5. STA 靜態(tài)時(shí)序分析和后仿真。靜態(tài)時(shí)序分析和后仿真。時(shí)鐘樹(shù)插入后,每個(gè)單元的位置都確定下來(lái)了,工具可以提出 Global Route 形式的連線寄生參數(shù),此時(shí)對(duì)延時(shí)參數(shù)的提取就比較準(zhǔn)確了。SE 把.V 和.SDF 文件 傳遞給 PrimeTime 做靜態(tài)時(shí)序分析。確認(rèn)沒(méi)有時(shí)序違規(guī)后,將這來(lái)兩個(gè)文件傳遞給前端人員做后 仿真。 對(duì) Astro 而言,在 detail routing 之后, 用 starRC XT 參數(shù)提取,生成的 E.V 和.SDF 文件傳 25 遞給 PrimeTime 做靜態(tài)時(shí)序分析,那將會(huì)更準(zhǔn)確。 6. ECO(Engineering Change Order)。 針對(duì)靜態(tài)時(shí)序分析和后仿真中出現(xiàn)的問(wèn)題,對(duì)電路和單元 布局進(jìn)行小范圍的改動(dòng). 7. filler 的插入的插入(pad fliier, cell filler)。Filler 指的是標(biāo)準(zhǔn)單元庫(kù)和 I/O Pad 庫(kù)中定義的與邏輯無(wú) 關(guān)的填充物,用來(lái)填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間,I/O Pad 和 I/O Pad 之間的間隙,它主要是把擴(kuò)散 層連接起來(lái),滿足 DRC 規(guī)則和設(shè)計(jì)需要。 8.布線布線(Routing)。Global route- Track assign -Detail routingRouting optimization 布線是指 在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下, 根據(jù)電路的連接關(guān)系將各單元和 I/O Pad 用互連線連接起來(lái),這些是在時(shí)序驅(qū)動(dòng)(Timing driven ) 的條件下進(jìn)行的,保證關(guān)鍵時(shí)序路徑上的連線長(zhǎng)度能夠最小。-Timing report clear 9. Dummy Metal 的增加。的增加。Foundry 廠都有對(duì)金屬密度的規(guī)定,使其金屬密度不要低于一定的值, 以防在芯片制造過(guò)程中的刻蝕階段對(duì)連線的金屬層過(guò)度刻蝕從而降低電路的性能。加入 Dummy Metal 是為了增加金屬的密度。 10. DRC 和和 LVS。 DRC 是對(duì)芯片版圖中的各層物理圖形進(jìn)行設(shè)計(jì)規(guī)則檢查(spacing ,width),它也 包括天線效應(yīng)的檢查,以確保芯片正常流片。 LVS 主要是將版圖和電路網(wǎng)表進(jìn)行比較,來(lái)保證流片 出來(lái)的版圖電路和實(shí)際需要的電路一致。DRC 和 LVS 的檢查-EDA 工具 Synopsy hercules/ mentor calibre/ CDN Dracula 進(jìn)行的.Astro also include LVS/DRC check commands. 11. Tape out。 在所有檢查和驗(yàn)證都正確無(wú)誤的情況下把最后的版圖 GDS文件傳遞給 Foundry 廠進(jìn)行掩膜制造 94、從、從 RTL synthesis 到到 tape out 之間的設(shè)計(jì)之間的設(shè)計(jì) flow,并列出其中各步使用的并列出其中各步使用的 tool. 綜合-布局布線-時(shí)序仿真-時(shí)序分析 簡(jiǎn)單說(shuō)來(lái)，一顆芯片的誕生可以分成設(shè)計(jì)和制造。當(dāng)設(shè)計(jì)結(jié)束的時(shí)候，設(shè)計(jì)方會(huì)把設(shè)計(jì) 數(shù)據(jù)送給制造方。tapeout 是集成電路設(shè)計(jì)中一個(gè)重要的階段性成果，是值得慶祝的。慶祝 之后，就是等待，等待制造完的芯片回來(lái)做檢測(cè)，看是不是符合設(shè)計(jì)要求，是否有什么嚴(yán)重 的問(wèn)題等等。 In electronics, tape-out is the name of the final stage of the design of an integrated circuit such as a microprocessor; the point at which the description of a circuit is sent for manufacture. 95、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元 素？（仕蘭微面試題目）素？（仕蘭微面試題目） 自動(dòng)布局布線其基本流程如下： 1、讀入網(wǎng)表，跟 foundry提供的標(biāo)準(zhǔn)單元庫(kù)和 Pad 庫(kù)以及宏模塊庫(kù)進(jìn)行映射； 2、整體布局，規(guī)定了芯片的大致面積和管腳位置以及宏單元位置等粗略的信息； 3、讀入時(shí)序約束文件，設(shè)置好 timing setup 菜單，為后面進(jìn)行時(shí)序驅(qū)動(dòng)的布局布線做準(zhǔn)備； 4、詳細(xì)布局，力求使后面布線能順利滿足布線布通率 100%的要求和時(shí)序的要求； 5、時(shí)鐘樹(shù)綜合，為了降低 clock skew 而產(chǎn)生由許多 buffer 單元組成的“時(shí)鐘樹(shù)”； 6、布線，先對(duì)電源線和時(shí)鐘信號(hào)布線，然后對(duì)信號(hào)線布線，目標(biāo)是最大程度地滿足時(shí)序； 7、為滿足