VHDL各種D觸發(fā)器程序.doc

第一題:普通觸發(fā)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK=1THEN Q1=D; END IF;END PROCESS;Q=Q1;END FFQ;第二題：異步清零觸發(fā)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC; ACLK:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (ACLK,CLK,Q1) BEGIN IF ACLK=1 THEN Q1=0; ELSIF CLKEVENT AND CLK=1THEN Q1=D; END IF;END PROCESS;Q=Q1;END FFQ;第三題：同步清零觸發(fā)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC; SCLK:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SCLK,CLK,Q1) BEGIN IF CLKEVENT AND CLK=1 THEN IF SCLK=1 THEN Q1=0; ELSE Q1=D;END IF; END IF;END PROCESS;Q=Q1;END FFQ;第四題：異步置位apreLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC;D : IN STD_LOGIC;Q :OUT STD_LOGIC; APRE:IN STD_LOGIC );END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,CLK,Q1) BEGIN IF APRE=1 THEN Q1=1; ELSIF CLKEVENT AND CLK=1THEN Q1=D; END IF;END PROCESS;Q=Q1;END FFQ;第五題：同步置位spreLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC;D : IN STD_LOGIC;Q :OUT STD_LOGIC; SPRE:IN STD_LOGIC );END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SPRE,CLK,Q1) BEGIN IF CLKEVENT AND CLK=1 THEN IF SPRE=1 THEN Q1=1;ELSE Q1=D;END IF; END IF;END PROCESS;Q=Q1;END FFQ;第六題：異步清零，異步置位LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC;ACLR: IN STD_LOGIC; APRE: IN STD_LOGIC;D : IN STD_LOGIC;Q :OUT STD_LOGIC );END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,CLK,Q1) BEGIN IF ACLR=1 THENQ1=0; ELSIF APRE=1 THEN Q1=1; ELSIF CLKEVENT AND CLK=1THEN Q1=D; END IF;END PROCESS;Q=Q1;END FFQ;第七題：同步使能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC;D : IN STD_LOGIC;Q :OUT STD_LOGIC; EN : IN STD_LOGIC );END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (EN,CLK,Q1) BEGIN IF CLKEVENT AND CLK=1 THEN IF EN=1 THEN Q1=D;END IF; END IF;END PROCESS;Q=Q1;END FFQ;第八題：異步清零，置位，同步使能LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC;EN: IN STD_LOGIC;ACLR: IN STD_LOGIC; APRE: IN STD_LOGIC;D : IN STD_LOGIC;Q :OUT STD_LOGIC );END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,EN,CLK,Q1) BEGIN IF