微波電路課件_雷震亞_第10章_頻率合成器.ppt

頻率 F0輸出功率 40dBm 7dBm 0dBm穩(wěn)定度 5ppm諧波抑制 40dB輸出接口 插針 SMA工作溫度 55 85 C 第10章頻率合成器 10 1頻率合成器的基本原理10 2鎖相環(huán)頻率合成器PLL10 3直接數(shù)字頻率合成器DDS10 4PLL DDS頻率合成器 10 1頻率合成器的基本原理 10 1 1頻率合成器的主要指標 除了振蕩器的基本指標外 頻率合成器還有其他一些指標 經常需要考查的指標有頻率 功率 相位 噪聲等 1 頻率有關指標 頻率穩(wěn)定度 與振蕩器的頻率穩(wěn)定度相同 包括時間頻率穩(wěn)定度和溫度頻率穩(wěn)定度 頻率范圍 頻率合成器的工作頻率范圍 由整機工作頻率確定 輸出頻率與控制碼一一對應 頻率間隔 輸出信號的頻率步進長度 可等步進或不等步進 頻率轉換時間 頻率變換的時間 通常關心最高和最低頻率的變換時間 即最長時間 2 功率有關指標 輸出功率 振蕩器的輸出功率 通常用dBm表示 功率波動 頻率范圍內 各個頻點的輸出功率最大偏差 3 相位噪聲 相位噪聲是頻率合成器的一個極為重要的指標 與頻率合成器內的每個元件都有關 降低相位噪聲是頻率合成器的主要設計任務 下面將詳細討論 4 其他 控制碼對應關系 指定控制碼與輸出頻率的對應關系 電源 通常需要有兩組以上電源 10 1 2頻率合成器的基本原理 1 直接頻率合成器 直接頻率合成器是早期的頻率合成器 基準信號通過脈沖形成電路產生諧波豐富的窄脈沖 經過混頻 分頻 倍頻 濾波等進行頻率的變換和組合 產生大量離散頻率 最后取出所需頻率 例如 為了從10MHz的晶體振蕩器獲得為1 6kHz的標準信號 先將10MHz信號經5次分頻后得到2MHz的標準信號 然后經2次倍頻 5次分頻得到800kHz標準信號 再經5次分頻和100次分頻就可得到1 6kHz標準信號 同理 如果想獲得標準的59 5MHz信號 除經倍頻外 還將經兩次混頻 濾波 直接頻率合成方法的優(yōu)點是頻率轉換時間短 并能產生任意小數(shù)值的頻率步進 但是它也存在缺點 用這種方法合成的頻率范圍將受到限制 更重要的是由于采用了大量的倍頻 混頻 分頻 濾波等電路 給頻率合成器帶來了龐大的體積和重量 而且輸出的諧波 噪聲和寄生頻率均難以抑制 1 基本原理 鎖相環(huán)頻率合成器的基本原理如圖10 1所示 壓控振蕩器的輸出信號與基準信號的諧波在鑒相器里進行相位比較 當振蕩頻率調整到接近于基準信號的某次諧波頻率時 環(huán)路就能自動地把振蕩頻率鎖到這個諧波頻率上 這種頻率合成器的最大優(yōu)點是結構簡單 指標可以做得較高 由于它是利用基準信號的諧波頻率作為參考頻率的 故要求壓控振蕩器的精度必須在 0 5fR以內 如超出這個范圍 就會錯誤地鎖定在鄰近的諧波上 因此 選擇頻道比較困難 另外 它對調諧機構性能要求也較高 倍頻次數(shù)越多 分辨率就越差 因此 這種方法提供的頻道數(shù)是有限的 圖10 1鎖相環(huán)頻率合成器 2 數(shù)字式頻率合成器 數(shù)字式頻率合成器是鎖相環(huán)頻率合成器的一種改進形式 即在鎖相環(huán)路中插入一個可變分頻器 如圖10 2所示 這種頻率合成器采用了數(shù)字控制的部件 壓控振蕩器的輸出信號進行N次分頻后再與基準信號相位進行比較 壓控振蕩器的輸出頻率由分頻比N決定 當環(huán)路鎖定時 壓控振蕩器的輸出頻率與基準頻率的關系是f Nf R 從這個關系式可以看出 數(shù)字式頻率合成器是一種數(shù)字控制的鎖相壓控振蕩器 其輸出頻率是基準頻率的整數(shù)倍 通過控制邏輯來改變分頻比N 壓控振蕩器的輸出頻率將被控制在不同的頻率上 圖10 2數(shù)字式頻率合成器 例如 基準頻率fR 1kHz 控制可變分頻比N 50000 40001 則壓控振蕩器的輸出頻率將為500 00 400 01kHz 頻率間隔為10Hz 因此 數(shù)字式頻率合成器可以通過可變分頻器的分頻比N的設計 提供頻率間隔小的大量離散頻率 這種頻率合成法的主要優(yōu)點是鎖相環(huán)路相當于一個窄帶跟蹤濾波器 具有良好的窄帶跟蹤濾波特殊性和抑制輸入信號的寄生干擾能力 節(jié)省了大量濾波器 有利于集成化 小型化 另外 它有很好的長期穩(wěn)定性 從而使數(shù)字式頻率合成器有高質量的信號輸出 因此 數(shù)字鎖相合成法已獲得越來越廣泛的應用 3 直接數(shù)字頻率合成器 DDS 直接數(shù)字頻率合成技術是從相位概念出發(fā) 直接合成所需要波形的一種新的頻率合成技術 近年來技術和器件水平的不斷發(fā)展 使DDS技術得到了飛速的發(fā)展 它在相對帶寬 頻率轉換時間 相位連續(xù)性 正交輸出 高分辨率以及集成化等一系列性能指標方面已遠遠超過了傳統(tǒng)的頻率合成技術 是目前運用最廣泛的頻率合成方法 DDS以有別于其他頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術中的佼佼者 具體體現(xiàn)在相對帶寬寬 頻率轉換時間短 頻率分辨率高 輸出相位連續(xù) 可產生寬帶正交信號及其他多種調制信號 可編程和全數(shù)字化 控制靈活方便等方面 并具有極高的性價比 1 DDS的工作原理 實現(xiàn)直接數(shù)字頻率合成 DDS 的辦法是用一通用計算機或微型計算機求解一個數(shù)字遞推關系式 也可以在查詢表上存儲正弦波值 現(xiàn)代微電子技術的發(fā)展 已使DDS能夠工作在高達500MHz的頻率上 這種頻率合成器的體積小 功耗低 幾乎可以實現(xiàn)實時的 相位連續(xù)的頻率變換 具有非常高的頻率分辨率 可產生頻率和相位可控制的正弦波 電路一般包括基準時鐘 頻率累加器 相位累加器 幅度 相位轉換電路 D A轉換器和低通濾波器 DDS的結構有很多種 其基本的電路原理可用圖10 3來表示 圖 a 是圖 b 的簡單形式 圖10 3DDS基本結構 相位累加器由N位加法器與N位累加寄存器級聯(lián)構成 每來一個時鐘脈沖f s 加法器將控制字K與累加寄存器輸出的累加相位數(shù)據相加 把相加后的結果送到累加寄存器的數(shù)據輸入端 以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加 這樣 相位累加器在時鐘作用下 不斷對頻率控制字進行線性相位累加 可以看出 相位累加器在每一個時鐘輸入時 把頻率控制字累加一次 相位累加器輸出的數(shù)據就是合成信號的相位 相位累加器的輸出頻率就是DDS輸出的信號頻率 相位累加器輸出的數(shù)據作為波形存儲器 ROM 的相位取樣地址 可把存儲在波形存儲器內的波形抽樣值 二進制編碼 經查表查出 完成相位到幅值的轉換 波形存儲器的輸出送到D A轉換器 D A轉換器將數(shù)字形式的波形幅值轉換成所要求合成頻率的模擬量形式信號 低通濾波器用于濾除不需要的取樣分量 以便輸出頻譜純凈的正弦波信號 改變DDS輸出頻率 實際上改變的是每一個時鐘周期的相位增量 相位函數(shù)的曲線是連續(xù)的 只是在改變頻率的瞬間其頻率發(fā)生了突變 因而保持了信號相位的連續(xù)性 這個過程可以簡化為三步 1 頻率累加器對輸入信號進行累加運算 產生頻率控制數(shù)據或相位步進量 2 相位累加器由N位全加器和N位累加寄存器級聯(lián)而成 對代表頻率的二進制碼進行累加運算 產生累加結果Y 3 幅度 相位轉換電路實質上是一個波形存儲器 以供查表使用 讀出的數(shù)據送入D A轉換器和低通濾波器 2 DDS的優(yōu)點 1 輸出頻率相對帶寬較寬 輸出頻率帶寬為50 f s 理論值 但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制 實際的輸出頻率帶寬仍能達到40 fs 2 頻率轉換時間短 DDS是一個開環(huán)系統(tǒng) 無任何反饋環(huán)節(jié) 這種結構使得DDS的頻率轉換時間極短 事實上 在DDS的頻率控制字改變之后 需經過一個時鐘周期之后按照新的相位增量累加 才能實現(xiàn)頻率的轉換 因此 頻率時間等于頻率控制字的傳輸 也就是一個時鐘周期的時間 時鐘頻率越高 轉換時間越短 DDS的頻率轉換時間可達納秒數(shù)量級 比使用其他的頻率合成方法都要短數(shù)個數(shù)量級 3 頻率分辨率極高 若時鐘fs的頻率不變 則DDS的頻率分辨率就是由相位累加器的位數(shù)N決定 只要增加相位累加器的位數(shù)N 即可獲得任意小的頻率分辨率 目前 大多數(shù)DDS的分辨率在1Hz數(shù)量級 有許多小于1mHz甚至更小 4 相位變化連續(xù) 改變DDS輸出頻率 實際上改變的是每一個時鐘周期的相位增量 相位函數(shù)的曲線是連續(xù)的 只是在改變頻率的瞬間其頻率發(fā)生了突變 因而保持了信號相位的連續(xù)性 5 輸出波形的靈活性 只要在DDS內部加上相應控制 如調頻控制FM 調相控制PM和調幅控制AM 即可方便靈活地實現(xiàn)調頻 調相和調幅功能 產生FSK PSK ASK和MSK等信號 另外 只要在DDS的波形存儲器存放不同波形數(shù)據 就可以實現(xiàn)各種波形輸出 如三角波 鋸齒波和矩形波甚至任意的波形 當DDS的波形存儲器分別存放正弦和余弦函數(shù)表時 可得到正交的兩路輸出 6 其他優(yōu)點 由于DDS中幾乎所有部件都屬于數(shù)字電路 易于集成 功耗低 體積小 重量輕 可靠性高 且易于程控 使用相當靈活 因此性價比極高 3 DDS的局限性 1 最高輸出頻率受限 由于DDS內部DAC和波形存儲器 ROM 的工作速度限制 使得DDS輸出的最高頻率有限 目前市場上采用CMOS TTL ECL工藝制作的DDS芯片工作頻率一般在幾十MHz至400MHz左右 采用GaAs工藝的DDS芯片工作頻率可達2GHz左右 2 輸出雜散大 由于DDS采用全數(shù)字結構 不可避免地引入了雜散 其來源主要有三個 相位累加器相位舍位誤差造成的雜散 幅度量化誤差 由存儲器有限字長引起 造成的雜散和DAC非理想特性造成的雜散 4 PLL DDS頻率合成器 DDS的輸出頻率低 雜散輸出豐富 這些因素限制了它們的使用 間接PLL頻率合成雖然體積小 成本低 各項指標之間的矛盾也限制了其使用范圍 可變參考源驅動的鎖相頻率合成器對于解決這一矛盾是一種較好的方案 而可變參考源的特性對這一方案是至關重要的 作為一個頻率合成器的參考源 首先應具有良好的頻譜特性 即具有較低的相位噪聲和較小的雜散輸出 雖然DDS的輸出頻率低 雜散輸出豐富 但是它具有頻率轉換速度快 頻率分辨率高 相位噪聲低等優(yōu)良性能 通過采取一些措施可以減少雜散輸出 用DDS作為PLL的可變參考源是理想方案 10 2鎖相環(huán)頻率合成器PLL 由于微電子技術的快速發(fā)展 使得PLL鎖相環(huán)頻率合成器有了很高的集成化程度 圖10 2所示的數(shù)字式間接頻率合成器可以簡化為圖10 4所示電路 頻率合成器的組成元器件有標準晶振頻率源 頻率合成器芯片 濾波器 壓控振蕩器 單片機等 圖10 4現(xiàn)代PLL的基本結構 10 2 1PLL各個部件的選購和設計圖10 4中 可以購買的專業(yè)生產廠家的產品有晶體振蕩器 PLL集成電路 單片機和VCO壓控振蕩器 需要設計的部分是低通濾波器LPF和單片機的程序 1 晶體振蕩器 目前 使用最多的標準頻率源是晶體振蕩器 專業(yè)生產廠家的產品指標越來越高 體積越來越小 常用的有恒溫晶振OCXO 溫補晶振TCXO 數(shù)字溫補DCXO 常用標準頻率有10MHz 20MHz 40MHz等 頻率穩(wěn)定度可以達到 1 10 6 各種標準封裝都有 國內技術已經比較成熟 北京 西安 深圳等地都有廠家生產 價格也不貴 可根據PLL集成電路的情況和頻率合成器整機設計要求選購 2 PLL集成電路 PLL集成電路以國外公司生產為主 性能穩(wěn)定可靠 工作頻率涵蓋VCO頻率 芯片內包括參考標準頻率源的分頻器 VCO輸出信號頻率的分頻器 鑒相器 輸出電荷泵等 兩個分頻器可以將標準頻率和輸出頻率進行任意分頻 滿足頻率合成器的頻率分辨率要求 不同信號經不同分頻后 得到兩路同頻率信號 再進行比相 相位差送入電荷泵 電荷泵的輸出電流與相位差成比例 進一步 輸出給LPF 控制VCO 國外幾個廠家 如AD PE HITTITE MOTOROLA等公司的產品在國內市場占有較大份額 重慶等地已有國產化的PLL集成電路產品 每個型號的PLL芯片都有相應的設計軟件 選定參考標頻 輸出信號的頻率范圍和步進等設計條件 可以方便地得出芯片的控制邏輯關系 3 單片機 單片機用來調整頻率合成器的輸出頻率 也就是控制PLL芯片的邏輯關系 控制碼對應關系可以是依據整機給定的控制碼 也可以是芯片內部軟件給出的控制碼 總之 計算機提供一個變換輸出頻率的指令 單片機可選用許多公司的51系列 也可以用可編程控制器件FPGA或CPLD 如MICROCHIP公司PIC18系列 使用時應依據編程習慣來選擇 4 壓控振蕩器 VCO 壓控振蕩器輸出所需要的射頻 微波信號 VCO的基本原理在第9章有介紹 它就是一個變容管調諧振蕩器 為了實現(xiàn)寬范圍調諧 通常要求較高的電壓 供電電源為12V或更高 在頻率合成器中 VCO的壓控電壓來自低通濾波器 與PLL芯片的輸出電流有關 VCO也有大量產品可供選購 在射頻 微波頻段 VCO已經成為微封裝電路 指標穩(wěn)定可靠 使用方便 國內石家莊十三所的產品與國外產品指標基本一致 國外MINI CIRCUITS SYNERGY HITIITE等公司的VCO在國內有許多代理商 5 低通濾波器 LPF 現(xiàn)代頻率合成器的設計中 硬件的主要工作就是低通濾波器 直接影響到頻率合成器的相位噪聲和換頻速度 因為其他元件在選購時 特性指標已經確定 所能調整的就是低通濾波器 低通濾波器在頻率合成環(huán)路中又被稱為環(huán)路濾波器 低通濾波器通過對電阻電容進行適當?shù)膮?shù)設置 使高頻成分被濾除 由于鑒相器PD的輸出不但包含直流控制信號 還有一些高頻諧波成分 這些諧波會影響VCO電路的工作 低通濾波器就是要把這些高頻成分濾除 以防止對VCO電路造成干擾 這個低通濾波器是低頻濾波器 濾波器的結構可以是無源RC濾波器 也可以是有源運放低通 其原理簡單 調試較困難 圖10 5給出了三種低通濾波器結構 圖 a 為運放積分器 有一定的直流增益 稱為二類PLL 圖 b 也有增益 為一類PLL 圖 c 是無源的 輸出電流而不是電壓 屬二類PLL 盡管電路簡單 但對環(huán)路的影響很大 設計或調試不當 會引起環(huán)路不穩(wěn)或難于鎖相 濾波器的轉換函數(shù)為 10 1 圖10 5三種低通濾波器 濾波器的設計就是R和C的選定 后面將詳細討論如何考慮選取R和C的值 才能得到比較理想的PLL頻率合成器 10 2 2PLL的鎖定過程舉個簡單的鎖相環(huán)例子說明上述部件的配合過程 假定最初環(huán)沒有被鎖定 參考頻率是100MHz 把VCO的電壓調到5V 輸出頻率為100MHz 鑒相器能產生1V峰 峰值的余弦波 使用一類環(huán)路濾波器 如圖10 6所示 它在低頻時增益為100 在高頻時增益為0 1 環(huán)路沒有鎖定時 VCO的工作頻率可能在工作范圍內的任何位置 假定工作頻率為101MHz 在參考頻率工作的前提下 在鑒相器輸出端有1MHz的差頻 對環(huán)路濾波器而言 這個頻率是高頻 濾波器的增益只有0 1 在VCO的電壓上有鑒相器的輸出0 1V的峰 峰值的調制 但這個電壓對VCO頻率影響不大 圖10 6一類環(huán)路濾波器及其響應特性 如果VCO頻率距離參考頻率越來越遠 環(huán)內就沒有足夠的增益將環(huán)鎖定 如果VCO頻率是100 1MHz 差頻就是100kHz 使環(huán)路濾波器處在高增益頻率范圍是恰當?shù)?調節(jié)VCO頻率可增大差頻電壓 隨著VCO的頻率接近參考頻率 差頻變得更低 它進入了環(huán)濾波器的高增益范圍 加速了VCO頻率的改變 直到它和參考頻率相同 此時 差頻是0 鎖定后 鎖相環(huán)成為一個穩(wěn)定的閉合環(huán)路系統(tǒng) VCO頻率與參考頻率相同 鑒相器輸出瞬時電壓與VCO輸出瞬時電壓如圖10 7 a 和 b 所示 圖10 7鑒相器和VCO輸出電壓瞬時值 鑒相器的輸出電壓與兩路輸入電壓的關系為 2Ue kUaUbcos 10 2 當鎖相環(huán)頻率鎖定時 VCO輸入電壓達到5V 因為環(huán)濾波器的增益為100 故鑒相器輸出的電壓為Ue 50mV 鑒相器最大電壓是1V峰 峰值 由式 10 1 得鑒相器的輸出相位為95 7 環(huán)路濾波器保持VCO輸出為100MHz 并維持鑒相器兩端信號有95 7 的相位差 振蕩器在一個周期的相位移為360 在一個特定的時間 如果頻率增大 會積累更多的相位移 如果VCO的頻率改變的更多 將快速地積累更多的相位移 鑒相器輸出電壓上升 環(huán)路濾波器會增強這個改變量并且降低VCO的控制電壓 VCO輸出頻率會降到100MHz VCO頻率偏低的情況與此類似 這個控制過程是能夠維持下去的 由于溫度 噪音 地心引力等外部因素引起的VCO頻率微小改變 鎖相環(huán)也能夠穩(wěn)定地輸出 鑒相器輸出一個誤差電壓 環(huán)路濾波器將使它增強 VCO頻率和相位將回到正確值 環(huán)的矯正作用就是保持頻率和相位為恒量 10 2 3PLL環(huán)的分類鎖相環(huán)是一個受負反饋控制的閉環(huán)系統(tǒng) 閉環(huán)增益H s 為 10 3 式中 G s 是開環(huán)增益 G s N是環(huán)增益 開環(huán)增益是鑒相器增益 環(huán)路濾波器增益和VCO增益的產物 N是分頻比 式 10 3 的分母多項式的整數(shù)個數(shù) 或頻率極點數(shù) 決定系統(tǒng)的種類 可以用直流增益無限大的運放積分器來實現(xiàn) 顯然 最大增益為1的無源濾波器難以實現(xiàn)這個功能 VCO是一個純相位積分器 為分類提供一個極點 所以 PLL至少為一類 如果環(huán)路濾波器為有限直流增益 將不會改變PLL的類型 用無限增益積分器 就會得到二類PLL 鎖相環(huán)的階數(shù)是式 10 3 的分母多項式冪次數(shù) 環(huán)路濾波器的運放至少有兩個重要的節(jié)點 一個在1 100kHz之間 另一個在10MHz以上 在壓控范圍內 VCO有頻率滾降 可在鑒相器輸出端加一個低通濾波器 進一步降低不必要的高頻信號 前述例子使用了一類環(huán) 惟一的純相位積分器是VCO 因此只有一個極 環(huán)路濾波器增益為100 如果VCO增益是1MHz V 參考頻率改變到103MHz VCO調諧電壓將是8V 考慮 100的增益 鑒相器電壓就是 當參考頻率為100MHz時 相位差為99 7 比95 7 更超前 VCO與參考頻率的相位差是95 7 如果參考頻率繼續(xù)改變 VCO也會改變來匹配它 鑒相器輸出電壓也改變 這是一個重要的特性 有時需要 有時則不需要 實際中要靈活掌握 如果環(huán)路濾波器的增益為1000 要使100MHz時鎖定 鑒相器的輸出電壓只能是 5mV 要使103MHz時鎖定 鑒相器輸出電壓是 8mV 對應的相位差分別為90 57 和90 92 如果直流增益進一步增大 伴隨頻率的相位差變化將進一步減小 如果增益增加到極限直流反饋電阻 Rp將接近開路 并且環(huán)路濾波器直流增益將是無窮大 圖10 5 b 所示的環(huán)路濾波器變成圖10 5 a 此時 環(huán)路濾波器是一個獨立的積分器 包含環(huán)路濾波器的鎖相環(huán)積分器總數(shù)是兩個 一個是VCO 另一個是環(huán)路濾波器 環(huán)路濾波器用在鎖相環(huán)內產生二類環(huán) 這個環(huán)的特性是隨著頻率的變化在VCO與參考頻率間仍保持一個恒定的相位移 目前 大量使用的是一類環(huán)和二類環(huán) 三類環(huán)和更高的環(huán)用于解決特殊情況下的頻率改變問題 如衛(wèi)星發(fā)射的各個階段引起頻率變化的因素不同 要保證衛(wèi)星的微波源頻率穩(wěn)定 就應對各個階段的情況進行控制 這時需用到三類以上的鎖相環(huán) 10 2 4PLL設計公式 前面了解了鎖相環(huán)原理 環(huán)路濾波器和其他部分的元件值必須仔細地選擇 才能組成一個穩(wěn)定的環(huán)路 這些元件值都可以用基本閉環(huán)等式來分析和綜合 如圖10 8所示 鎖相環(huán)系統(tǒng)模型由鑒相器 環(huán)路濾波器 VCO和分頻器組成 每一部分可用一個恒定的增益或者頻率函數(shù)的增益值來描述 閉合回路頻率響應的預期特性是 最小頻率為1Hz 最大頻率在10kHz和10MHz之間 圖10 8鎖相環(huán)回路頻域分析 通過計算節(jié)點Ue和Uo的電壓關系 可得出負反饋系統(tǒng)的閉合回路增益的表達式 圖中 KPD為鑒相器增益 F s 是放大器環(huán)路濾波器表達式 KVCO s是VCO增益 可得誤差電壓和輸出電壓為 10 4 10 5 所以 電壓轉移函數(shù)為如果G s 很大時 有這些閉環(huán)增益的表達式可用來決定環(huán)路濾波器的帶寬和阻尼比 首先假定使用二類環(huán) 因為頻率最高 容易得出濾波器轉移函數(shù)為 10 6 10 7 開環(huán)增益為對于一類鎖相環(huán) Rp 則 10 9 10 8 把式 10 8 和式 10 9 代入閉環(huán)鎖相環(huán)的增益公式 10 6 得分母可改成控制理論中常見的形式 s2 2 ns 2n 其中 n是系統(tǒng)的特征頻率 是阻尼因數(shù) 當Rp 時 二類鎖相環(huán)的特征頻率和阻尼因子分別為 10 13 10 14 10 12 10 11 阻尼因子 和特征頻率 n確定以后 即可決定電路元件 為了簡單 定義濾波器在直流的響應為重新整理 得出 10 15 10 16 10 17 調整式 10 17 得 10 18 有了阻尼比和特征頻率 選定C和直流增益的值后 就可以得出阻抗值 10 19 10 20 10 21 令Rp 可以得出二類環(huán)的計算公式 可以想象 阻尼因子 和特征頻率 n有一個最佳配合 先選定特征頻率 以阻尼因子為參變量 計算出不同的衰減曲線 如圖10 9所示 可以看出 特征頻率為1Hz 當 小于1時 鎖相環(huán)是欠阻尼且產生最高點 衰減慢 當 大于1時 鎖相環(huán)是過阻尼 衰減快 如果要求 等于1 0 衰減為 3dB 則特征頻率是2 4Hz 如果要求50kHz有 3dB衰減 且 等于1 0 則特征頻率為20 833kHz 圖10 9以阻尼因子為參變量的PLL響應曲線 10 2 5環(huán)路設計實例 設計實例一 鎖相環(huán)輸出頻率為1600MHz 參考頻率為100MHz 電路如圖10 10所示 構成單元有分頻器 鑒相器和二類環(huán)路濾波器 VCO的調諧斜率為1MHz V 鑒相器輸出余弦波 最高點是100mV 濾波器的頻率為100kHz 3dB帶寬時 阻尼因子是1 1 用100pF的電容器 找出環(huán)路濾波器的其他元件值 2 用一個10k 電阻Rin 找出環(huán)路濾波器的其他元件值 由前述公式 阻尼因子是1 帶寬3dB的特征頻率是2 45Hz 如果需要3dB時頻率為100kHz 特征頻率可以用縮比法得出 fn 100kHz 2 45 41kHz 輸出頻率是輸入頻率的16倍 即N 16 KVCO的值是1MHz V 鑒相器的輸出是余弦波 如果環(huán)鎖定在90 或270 鑒相器的輸出電壓是0V 對于正電阻Rin 在270 時 斜率KPD 50mV rad 1 取C為100pF 由式 10 13 得出Rin 2 96k 由式 10 14 得到Rs 77 6k 2 Rin 10k 同樣方法求得C 29 6pF Rs 162 4k 設計結果如圖10 10所示 圖10 10鎖相環(huán)設計 設計實例二 設計圖10 11所示的頻率合成器 輸出頻率為900 920MHz 輸出頻率可以通過改變阻尼因子而改變 步進為1kHz級 集成電路合成器的鑒相器輸出為5mA rad VCO調諧斜率是10MHz V 圖10 11合成器設計 輸出頻率必須是參考頻率的整數(shù)倍 因此參考頻率是1kHz 分頻比從900MHz 1kHz到920MHz kHz 用中點值910MHz 1kHz進行設計 當分頻比改變時 選擇阻尼因子為1 環(huán)路濾波器必須衰減工作在1kHz的鑒相器輸出脈沖 由圖10 11可以看出 10倍特征頻率上衰減是14dB 100倍特征頻率上衰減是34dB 參考頻率為1kHz 選擇fn 10Hz Kt的值用V A表示 得出Kt 0 345V A 為了解出Rs和C Kt必須是 Rin的整數(shù)倍 從前述設計公式可得Rs 364 和C 87 45pF 設計實例三 觀察出一個頻率合成器的環(huán)路濾波器是一類放大器結構 鑒相器指標為100mV rad VCO輸出頻率是3GHz 調諧斜率是100MHz V 參考源是100MHz 如果Rin 620 Rs 150 Rp 56k 且C 1nF 那么鎖相環(huán)的3dB帶寬和阻尼因子是多少 輸出頻率為3GHz 參考頻率為100MHz 分頻比N是30 所以Kt 2 094 106 代入到分析公式得出fn 293 1kHz 且阻尼比 0 709 0 709的曲線沒有畫出 但 0 5的3dB頻率是1 8Hz 1的3dB頻率是2 45Hz 故 0 709的線性近似值是2 07Hz 3dB頻率約等于2 07Hz fn 608kHz 10 2 6PLL集成電路介紹PLL集成電路是現(xiàn)代頻率合成器的核心部件 世界許多著名半導體公司都有此類產品 下面給出SB3236 PE3236 Q3236 芯片的例子供參考 以使用戶了解其內部結構和使用方法 SB3236是一種高性能PLL頻率綜合器集成電路 內含10 11雙模前置分頻器 模 數(shù)選擇電路 M計數(shù)器 R計數(shù)器 數(shù)據控制邏輯 鑒相器和鎖相檢測電路 R計數(shù)器和M計數(shù)器的控制字可串行或并行接口在數(shù)據控制邏輯中編程 也可直接接口輸入 該產品具有工作頻率寬 前置分頻器有源時 工作頻率為200MHz 2 2GHz 前置分頻器旁無源時 工作頻率為20 220MHz 工作電壓低 3 5 V 功耗小 75mW 工作溫度范圍寬 55 125 非常好的相位噪聲特性和體積小 44線方形扁平外殼封裝 等特點 它主要應用于通信 電子 航空航天 蜂窩 PCS基站 LMDS MMDS WLL基站和地面系統(tǒng) SB3236的原理框圖如圖10 12所示 其外形引腳如圖10 13所示 圖10 12SB3236的原理框圖 圖10 13SB3236的外形引腳圖 1 主分頻器通道 主分頻器通道由10 11雙模前置分頻器 模 數(shù)選擇電路 9bitM計數(shù)器組成 按照用戶所定義的 M 和 A 計數(shù)器的整數(shù)值除以輸入頻率fi Pre en設置為 0 時10 11前置分頻器有源 Pre en設置為 1 時前置分頻器無源 主分頻器的輸出頻率fp與VCO頻率fi的關系為式中 A M 1 M 0 10 22 環(huán)路被鎖定時 fi與參考頻率fr的關系為由上面A的限制可知 若要獲得連續(xù)信道 fi必須大于或等于90 fr R 1 M計數(shù)器的數(shù)據輸入為最小值 1 時 M計數(shù)器的分頻比為2 直接接口時M計數(shù)器的輸入M7和M8置為 0 2 參考分頻器通道 參考分頻器通道對參考頻率fr分頻獲得鑒相器的比較頻率fc fc是6bitR計數(shù)器的輸出 10 23 10 24 式中 R 0 R計數(shù)器的數(shù)據輸入等于 0 時將使參考頻率fr直通到鑒相器 直接接口時R計數(shù)器的輸入R4和R5置為 0 3 鑒相器 鑒相器由主分頻器輸出fp和參考分頻器輸出fc的上升沿觸發(fā) 它有PD U和PD D兩個輸出 如果fp的頻率或相位超前fc 則PD D輸出負脈沖 如果fc的頻率或相位超前fp 則PD U輸出負脈沖 脈寬與fp和fc兩信號之間的相差成正比 PD U和PD D脈沖信號驅動有源低通濾波器 且產生控制VCO頻率的調諧電壓 PD U脈沖導致VCO頻率增高 PD D脈沖導致VCO頻率降低 通過Cext可獲得鎖相檢測輸出LD PD U和PD D兩輸出進行邏輯 與非 且串接2k 電阻 得到Cext Cext外接旁路積分電容 在器件內部 Cext還驅動一個帶有開路漏極輸出的倒相器 因而LD是PD U和PD D的邏輯 與 4 寄存器編程 Enh 1時電路處于工作模式 Enh 0時電路處于測試工作狀態(tài) 數(shù)據輸入有三種模式 并行接口 串行接口和直接接口 1 在工作模式下 Enh 1 并行接口 當Bmode 0和Smode 0時 采用并行接口模式 在并行接口模式下 并行輸入數(shù)據D 7 0 在M1 WR M2 WR A WR上升沿分別將八位并行輸入數(shù)據D 7 0 鎖入主寄存器 PrimaryRegister 中 在Hop WR上升沿 將主寄存器的值鎖入從寄存器 SlaveRegister 選用主或者從寄存器的值可迅速改變VCO的頻率 FSELP用于選擇程控分頻器使用主寄存器或從寄存器的值 FSELP 1時使用主寄存器 FSELP 0時使用從寄存器 串行接口 Bmode 0和Smode 1時為串行接口模式 當E WR 0和S WR 0時 串行數(shù)據輸入端Sdata輸入的數(shù)據在時鐘輸入Sclk的上升沿逐次移入主寄存器 MSB B0 最先輸入 LSB B19 最后輸入 在S WR上升沿 Hop WR 0 或者Hop WR上升沿 S WR 0 將主寄存器的值鎖入從寄存器 選用主或者從寄存器的值可迅速改變VCO的頻率 FSELS用于選擇程控分頻器使用主寄存器還是從寄存器的值 FSELS 1時使用主寄存器 FSELS 0時使用從寄存器 直接接口 Bmode 1時采用直接接口模式 這時 計數(shù)器控制直接通過引腳輸入 在直接接口模式下 M計數(shù)器的M7與M8和R計數(shù)器的R4與R5在器件內部設置為0 2 在測試模式下 Enh 0 并行接口 并行輸入數(shù)據D 7 0 在E WR的上升沿鎖入測試寄存器 EnhanceRegister 串行接口 當E WR 1和S WR 0時 串行數(shù)據輸入端Sdata輸入的數(shù)據在時鐘輸入Sclk的上升沿逐次移入測試寄存器 MSB B0 最先輸入 LSB B7 最后輸入 測試寄存器也采用主從寄存器 可防止在串行輸入時改變電路狀態(tài) 在E WR的下降沿將測試寄存器中主寄存器的值鎖入從寄存器 所有控制字只有在Enh 0時才有效 5 參考電路圖控制信號有三種連接形式 并行 串行 直接 如圖10 14所示 頻率合成器電路如圖10 15所示 圖10 14三種控制信號的連接形式 a 并行 b 串行 c 直接 圖10 15頻率合成器電路 6 設計工具 Peregrine公司給出了系列芯片設計頻率合成器的計算軟件 界面直觀 使用方便 主要是研究三個計數(shù)器M A R的設置與VCO輸出頻率的關系 設計工具界面如圖10 16所示 軟件使用方法介紹如下 步驟一 開啟程序 選擇PE3236 步驟二 設置參考頻率 如10MHz或20MHz等 步驟三 設置R計數(shù)器數(shù)值 輸入十進制數(shù)即可 步驟四 設置頻率步長 步驟五 設置VCO輸出頻率 步驟六 檢查頻譜儀輸出頻率是否鎖定在步驟五的頻率上 圖10 16設計工具界面 10 3直接數(shù)字頻率合成器DDS 1 概述 圖10 17是AD9850內部結構 正弦查詢表是一個可編程只讀存儲器 PROM 儲存有一個或多個完整周期的正弦波數(shù)據 在時鐘fc驅動下 地址計數(shù)器逐步經過PROM存儲器的地址 地址中相應的數(shù)字信號輸出到N位數(shù) 模轉換器 DAC 的輸入端 DAC輸出的模擬信號經過低通濾波器 LPF 可得到一個頻譜純凈的正弦波 圖10 17AD9850內部結構 DDS系統(tǒng)編程控制輸出頻率的核心是相位累加器 由一個加法器和一個 N 位相位寄存器組成 N 一般為24 32位 每來一個時鐘 f c 相位寄存器以步長 M 增加 相位寄存器的輸出與相位控制字相加 然后輸入到正弦查詢表地址上 正弦查詢表包含一個周期正弦波的數(shù)字幅度信息 每個地址對應正弦波0 360 范圍的一個相位點 查詢表把輸入的地址相位信息映射成正弦波幅度信號 驅動DAC 輸出模擬量 相位寄存器每經過2N M個fc時鐘后回到初始狀態(tài) 相應地 正弦查詢表經過一個循環(huán)回到初始位置 整個DDS系統(tǒng)輸出一個正弦波 輸出的正弦波周期為T0 Tc2N M 頻率為fout Mfc 2N 相位累加器輸出N位并不全部加到查詢表 而要截斷 僅留高端13 15位 相位截斷減小了查詢表長度 但并不影響頻率分辨率 對最終輸出僅增加一個很小的相位噪聲 DAC分辨率一般比查詢表長度小2 4位 AD9850輸出頻率分辨率接口控制簡單 可以用8位并行口或串行口直接輸入頻率 相位等控制數(shù)據 先進的CMOS工藝使AD9850不僅性能指標一流 而且功耗少 在3 3V供電時 功耗僅為155mW 擴展工業(yè)級溫度范圍為 40 85 C 其封裝是28引腳的SSOP表面封裝 引腳排列見圖10 18 圖10 18AD9850引腳圖 AD9850內部有高速比較器 接到DAC濾波輸出端 就可直接輸出一個抖動很小的脈沖序列 此脈沖輸出可用作ADC器件的采樣時鐘 AD9850用5位數(shù)據字節(jié)控制相位 允許相位按增量180 90 45 22 5 11 25 移動或對這些值進行組合 AD9850有40位寄存器 32位用于頻率控制 5位用于相位控制 1位用于電源休眠 Powerdown 功能 2位廠家用于保留測試控制 這40位控制字可通過并行方式或串行方式裝入到AD9850 在并行裝入方式中 通過8位總線D7 D0將數(shù)據裝入寄存器 全部40位需重復5次 在FQ UD上升沿把40位數(shù)據從輸入寄存器裝入到頻率和相位及控制數(shù)據寄存器 從而更新DDS輸入頻率和相位 同時把地址指針復位到第一個輸入寄存器 接著在W CLK上升沿裝入8位數(shù)據 并把指針指向下一個輸入寄存器 連續(xù)5個W CLK上升沿后 W CLK的邊沿就不再起作用 直到復位信號或FQ UD上升沿把地址指針復位到第一個寄存器 在串行裝入方式中 W CLK上升沿把25引腳 D7 的一位數(shù)據串行移入 移動40位后 用一個FR UD脈沖就可以更新輸出頻率和相位 圖10 19是AD9850高速DDS內部細化及其各部分波形 圖10 19DDS內部波形關系 2 應用電路 1 構成時鐘發(fā)生器 圖10 20是用AD9850構成的基本時鐘發(fā)生器電路 圖中DAC輸出IOUT驅動200 42MHz低通濾波器 而濾波器后面又接了一個200 負載 使等效負載為100 濾波器除去了高于42MHz的頻率 濾波器輸出接到內部比較器輸入端 DAC互補輸出電流驅動100 負載 DAC兩個輸出間的100k 分壓輸出被電容去耦后 用作內部比較器的參考電壓 時鐘頻率由軟件控制鎖定到系統(tǒng)時鐘時 AD9850構成的時鐘發(fā)生器可以方便地提供這樣的時鐘 圖10 20AD9850構成時鐘發(fā)生器電路 2 頻率和相位可調的本地振蕩器圖10 21所示電路利用AD9850產生一個頻率和相位可調的正弦信號 DDS與一個輸入頻率信號fin進行混頻 選擇適當