2006下學(xué)期B卷答卷.doc

杭州電子科技大學(xué)學(xué)生考試卷 （ B ）卷考試課程EDA技術(shù)與VHDL考試日期年 月 日成 績(jī)參考答卷課程號(hào)教師號(hào)任課教師姓名考生姓名學(xué)號(hào)（8位）年級(jí)專業(yè)一、選擇題：（20分）1 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：_D_A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱C. 早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來(lái)D. 在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)2 基于VHDL設(shè)計(jì)的仿真包括有門級(jí)時(shí)序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計(jì)流程，其先后順序應(yīng)該是：_DAB.CD3 IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于固IP的正確描述為：_DA提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路B提供設(shè)計(jì)的最總產(chǎn)品模型庫(kù)C以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊D都不是4 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說(shuō)法是正確的：_BA原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法C原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述D原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)5 在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是：_DAPROCESS為一無(wú)限循環(huán)語(yǔ)句B敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D進(jìn)程由說(shuō)明語(yǔ)句部分、并行語(yǔ)句部分和敏感信號(hào)參數(shù)表三部分組成6 對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的：_AA信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B變量的賦值是立即完成的C信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D變量和信號(hào)的賦值符號(hào)不一樣7 下列狀態(tài)機(jī)的狀態(tài)編碼，_方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。AA狀態(tài)位直接輸出型編碼B一位熱碼編碼C順序編碼D格雷編碼8 VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：_DAIEEE庫(kù)BVITAL庫(kù)CSTD庫(kù)DWORK工作庫(kù)9 下列4個(gè)VHDL標(biāo)識(shí)符中正確的是：_BA10#128#B16#E#E1C74HC124DX_1610下列語(yǔ)句中，不屬于并行語(yǔ)句的是：_BA進(jìn)程語(yǔ)句BCASE語(yǔ)句C元件例化語(yǔ)句DWHENELSE語(yǔ)句二、EDA名詞解釋（10分）寫(xiě)出下列縮寫(xiě)的中文（或者英文）含義：1. ASIC專用集成電路2. FPGA現(xiàn)場(chǎng)可編程門陣列3. IP知識(shí)產(chǎn)權(quán)核（軟件包）4. JTAG聯(lián)合測(cè)試行動(dòng)小組5. HDL硬件描述語(yǔ)言第1頁(yè) 共5頁(yè)三、VHDL程序填空：（10分）以下程序是一個(gè)BCD碼表示099計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt100b isport(clk, rst, en : in std_logic;cq: out std_logic_vector(7 downto 0);- 計(jì)數(shù)輸出cout: out std_logic);- 進(jìn)位輸出end entity cnt100b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi : std_logic_vector(7 downto 0);beginif rst = 1 thencqi := (others = 0);- 計(jì)數(shù)器清零復(fù)位elseif clkevent and clk = 1 then- 上升沿判斷if en = 1 thenif cqi(3 downto 0) 1001 then- 比較低4位cqi := cqi + 1;- 計(jì)數(shù)加1elseif cqi(7 downto 4) 0);end if;cqi (3 downto 0) := “0000”;- 低4位清零end if;end if;end if;end if;if cqi = “10011001” then- 判斷進(jìn)位輸出cout = 1;elsecout = 0;end if;cq = cqi;end process;end architecture bhv;四、VHDL程序改錯(cuò)：（10分）仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY MOORE1 IS- 3PORT (DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);- 4CLK, RST: IN STD_LOGIC;- 5Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );- 6END MOORE1;- 7ARCHITECTURE BEHAV OF MOORE1 IS- 8SIGNAL ST_TYPE IS (ST0, ST1, ST2, ST3, ST4);- 9SIGNAL C_ST : ST_TYPE;- 10BEGIN- 11PROCESS (CLK, RST)- 12BEGIN- 13IF RST = 1 THEN C_ST = ST0; Q IF DATAIN = 10 THEN C_ST = ST1;- 17ELSE C_ST = ST0;- 18END IF;Q IF DATAIN = 11 THEN C_ST = ST2;- 20ELSE C_ST = ST1;- 21END IF;Q IF DATAIN = 01 THEN C_ST = ST3;- 23ELSE C_ST = ST0;- 24END IF;Q IF DATAIN = 00 THEN C_ST = ST4;- 26ELSE C_ST = ST2;- 27END IF;Q IF DATAIN = 11 THEN C_ST = ST0;- 29ELSE C_ST = ST3;- 30END IF;Q c_st = st0;第2頁(yè) 共5頁(yè)五、閱讀下列VHDL程序，畫(huà)出相應(yīng)圖：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT (CONTROL : IN STD_LOGIC;INN: IN STD_LOGIC;Q: INOUT STD_LOGIC;Y: OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = 0) THENY = Q;Q = Z;ELSEQ = INN;Y = Z;END IF;END PROCESS;END ONE;六、寫(xiě)VHDL程序：（20分）1. 試描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為加和，COUT為進(jìn)位輸出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0); CIN : IN STD_LOGIC; COUT : OUT STD_LOGIC; S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS = (0 & A) + (0 & B) + CIN;S = TS(7 DOWNTO 0);COUT = TS(8);END ONE;2. 看下面原理圖，寫(xiě)出相應(yīng)VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLKEVENT AND CLK = 1 THENTA = A;B = TA;C 0);Elsif clkinc = 1 and clkincevent then counter := counter + 1;End if;Wraddr = counter;End process;End one;第4頁(yè) 共5頁(yè)4. 根據(jù)狀態(tài)圖，試對(duì)control進(jìn)行VHDL描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity control isPort (CLK, STATUS: in std_logic;- 時(shí)鐘信號(hào)和AD轉(zhuǎn)換狀態(tài)信號(hào)輸入ADDATA: in std_logic_vector (7 downto 0);- 轉(zhuǎn)換數(shù)據(jù)輸入CS, CE, A0, RC, K12_8 : out std_logic;- AD574控制信號(hào)ClkInc: out std_logic;- 地址計(jì)數(shù)器時(shí)鐘信號(hào)rddata : out std_logic_vector (7 downto 0) );- 轉(zhuǎn)換數(shù)據(jù)輸出End control;Architecture behave of control isType sm_state is (s0, s1, s2, s3, s4);Signal c_st, n_st : sm_state;Signal lock : std_logic;Signal regdata : std_logic_vector(7 downto 0);BeginK12_8 = 0;A0 = 1;Process (clk)If clkevent and clk = 1 then c_st n_st = s1; rc = 1; ce = 0; cs = 1; lock n_st = s2; rc = 0; ce = 1; cs = 0; lock if status = 0 then n_st = s3; else n_st = s2;Rc = 1; ce = 1 cs = 0; lock n_st = s4; rc = 1; ce = 1; cs = 0; lock n_st = s0; rc = 1; ce = 1; cs = 0; lock n_st = s0;End case;End process;Process (lock)BeginIf lockevent and lock = 1 thenRegdata = addata;Clkinc = 1;ElseClkinc = 0;End if;End process;Rddata clkinc, cntclr = cntclr, wraddr = wraddr);U2 : control po