第七章大規(guī)模數(shù)字集成電路

1、 大規(guī)模數(shù)字集成電 大規(guī)模數(shù)字集成電 路路 第七章第七章 北京郵電大學北京郵電大學 徐惠民徐惠民 大規(guī)模集成電路概述大規(guī)模集成電路概述 按我國的國家標準，大規(guī)模數(shù)字集成電路按我國的國家標準，大規(guī)模數(shù)字集成電路 的分類：的分類： 大規(guī)模集成電路概述大規(guī)模集成電路概述 專用集成電路的分類專用集成電路的分類 全定制集成電路全定制集成電路 ：由制造廠家，按用戶提出的邏輯要：由制造廠家，按用戶提出的邏輯要 求求,針對某種應用而專門設計和制造的集成電路芯片。針對某種應用而專門設計和制造的集成電路芯片。 只有當芯片生產的數(shù)量相當大的時候，才會使用這種只有當芯片生產的數(shù)量相當大的時候，才會使用這種 設計方法。

2、設計方法。 半定制集成電路半定制集成電路 ：由制造廠家按照一定的標準完成器：由制造廠家按照一定的標準完成器 件的布局和制造，也就是給用戶提供集成電路的半成件的布局和制造，也就是給用戶提供集成電路的半成 品品 ，再根據用戶提出的要求，進行布線設計和連線，再根據用戶提出的要求，進行布線設計和連線， 成為具體的產品。成為具體的產品。 半定制集成電路有兩種基本的形式：基于門陣列的電半定制集成電路有兩種基本的形式：基于門陣列的電 路和基于標準單元的電路。路和基于標準單元的電路。 大規(guī)模集成電路概述大規(guī)模集成電路概述 可編程邏輯器件可編程邏輯器件 可編程邏輯器件可編程邏輯器件(Programmable L

3、ogic Device 簡稱簡稱PLD)就是一種由用戶編程實現(xiàn)某就是一種由用戶編程實現(xiàn)某 種邏輯功能的半定制集成電路。種邏輯功能的半定制集成電路。 早期的可編程邏輯器件都是由早期的可編程邏輯器件都是由“與陣列與陣列”和和 “或陣列或陣列”構成的。與陣列就是一系列多輸入構成的。與陣列就是一系列多輸入 與門，用來產生乘積項或者最小項；或陣列就與門，用來產生乘積項或者最小項；或陣列就 是一系列或門，用來將乘積項組合成與或表達是一系列或門，用來將乘積項組合成與或表達 式。式。 實現(xiàn)各種組合電路。實現(xiàn)各種組合電路。 如果加上觸發(fā)器，就可以實現(xiàn)各種時序電路。如果加上觸發(fā)器，就可以實現(xiàn)各種時序電路。 大規(guī)模

4、集成電路概述大規(guī)模集成電路概述 PLD電路的表示方法電路的表示方法 由于由于PLD的陣列規(guī)模大的陣列規(guī)模大,它的與門和或門的表它的與門和或門的表 示方法和傳統(tǒng)的表示方法不同。示方法和傳統(tǒng)的表示方法不同。 PLD的連接表示法：的連接表示法： 固定連接固定連接 編程連接編程連接未連接未連接 大規(guī)模集成電路概述大規(guī)模集成電路概述 PLD中與門中與門,或門及簡化與門的表示方法：或門及簡化與門的表示方法： 大規(guī)模集成電路概述大規(guī)模集成電路概述 與與-或陣列構成的可編程邏輯器件或陣列構成的可編程邏輯器件 如果與門如果與門 輸入連接輸入連接 可以改變，可以改變， 稱為與陣稱為與陣 列可編程。列可編程。 如果

5、或門如果或門 輸入連接輸入連接 可以改變，可以改變， 稱為或陣稱為或陣 列可編程。列可編程。 如果與門、如果與門、 或門的輸或門的輸 入都可以入都可以 改變，稱改變，稱 為與為與- -或陣或陣 列都可編列都可編 程。程。 大規(guī)模集成電路概述大規(guī)模集成電路概述 陣列圖是用來描述陣列圖是用來描述PLD內部元件連內部元件連 接關系的一種特別的邏輯圖。接關系的一種特別的邏輯圖。 大規(guī)模集成電路概述大規(guī)模集成電路概述 到到20世紀世紀80年代，開始推出兩種規(guī)模更大，年代，開始推出兩種規(guī)模更大， 使用效率更高的可編程邏輯器件：使用效率更高的可編程邏輯器件： 復雜可編程邏輯器件復雜可編程邏輯器件CPLD（C

6、omplex Programmable Logic Device) 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array） 它們都具有體系結構和邏輯單元靈活、集成度它們都具有體系結構和邏輯單元靈活、集成度 高以及適用范圍寬等特點。成為現(xiàn)在廣泛使用高以及適用范圍寬等特點。成為現(xiàn)在廣泛使用 的可編程邏輯器件。的可編程邏輯器件。 大規(guī)模集成電路概述大規(guī)模集成電路概述 PLD的分類的分類 按與或陣列可編程性分類按與或陣列可編程性分類 與陣列固定與陣列固定,或陣列可編程的或陣列可編程的PLD，可擦除可可擦除可 編程只讀存儲器編程只讀存儲器EPROM即屬于此

7、類即屬于此類PLD。 與或陣列均可編程的與或陣列均可編程的PLD，就是一般所說的，就是一般所說的 PLA器件。器件。 與陣列可編程與陣列可編程,或陣列固定的或陣列固定的PLD，可編程陣可編程陣 列邏輯列邏輯(PAL),通用陣列邏輯通用陣列邏輯(GAL)等均屬于此等均屬于此 類類PLD。 大規(guī)模集成電路概述大規(guī)模集成電路概述 按集成度分類按集成度分類 低密度可編程邏輯器件低密度可編程邏輯器件(LDPLD) ，集成度小集成度小 于于1000門門/每片的可編程邏輯器件，每片的可編程邏輯器件，PAL和和 GAL屬于此列。屬于此列。 高密度可編程邏輯器件高密度可編程邏輯器件( (HDPLD) )，集成度

8、大，集成度大 于于1000門門/ /每片。復雜的可編程邏輯器件每片。復雜的可編程邏輯器件CPLD 和現(xiàn)場可編程門陣列和現(xiàn)場可編程門陣列FPGA都屬于都屬于HDPLD。 大規(guī)模集成電路概述大規(guī)模集成電路概述 按編程工藝分類按編程工藝分類 熔絲或反熔絲編程器件。通過熔絲的連接或斷熔絲或反熔絲編程器件。通過熔絲的連接或斷 開實現(xiàn)連接編程。屬于一次性編程。開實現(xiàn)連接編程。屬于一次性編程。 浮柵編程器件。采用懸浮柵儲存電荷的方法來浮柵編程器件。采用懸浮柵儲存電荷的方法來 保存數(shù)據。通過注入或擦除懸浮柵的電子來實保存數(shù)據。通過注入或擦除懸浮柵的電子來實 現(xiàn)編程。屬于非易失可重復擦除器件現(xiàn)編程。屬于非易失可

9、重復擦除器件 。 靜態(tài)存儲器靜態(tài)存儲器(SRAM)編程器件。將決定系統(tǒng)邏編程器件。將決定系統(tǒng)邏 輯功能和互連的配置數(shù)據存儲在輯功能和互連的配置數(shù)據存儲在SRAM，并由，并由 此決定此決定PLD的連接。每次開機都要將保存好的的連接。每次開機都要將保存好的 配置數(shù)據加載到配置數(shù)據加載到SRAM，器件才可以工作。，器件才可以工作。 大規(guī)模集成電路概述大規(guī)模集成電路概述 PLDPLD的性能特點：的性能特點： 減小系統(tǒng)體積減小系統(tǒng)體積 增強了邏輯設計的靈活性增強了邏輯設計的靈活性 提高了系統(tǒng)的處理速度和可靠性提高了系統(tǒng)的處理速度和可靠性 縮短了設計周期縮短了設計周期, ,降低了系統(tǒng)成本降低了系統(tǒng)成本 系

10、統(tǒng)可以具有加密功能系統(tǒng)可以具有加密功能 存儲器存儲器 存儲器從應用的角度分為兩大類：隨機存存儲器從應用的角度分為兩大類：隨機存 儲器儲器RAM（Random Access Memory） 和 只 讀 存 儲 器和 只 讀 存 儲 器 R O M （ R e a d O n l y Memory）。）。 隨機存儲器是隨時可以按地址進行讀寫的存儲隨機存儲器是隨時可以按地址進行讀寫的存儲 器，讀寫的速度比較快。器，讀寫的速度比較快。 只讀存儲器工作時一般只讀出數(shù)據。但是，現(xiàn)只讀存儲器工作時一般只讀出數(shù)據。但是，現(xiàn) 在的許多只讀存儲器也是經常可以改寫數(shù)據的，在的許多只讀存儲器也是經常可以改寫數(shù)據的，

11、但是速度較慢，而且不能按指定地址直接改寫，但是速度較慢，而且不能按指定地址直接改寫， 往往是要先擦除再寫入。和隨機讀寫的工作方往往是要先擦除再寫入。和隨機讀寫的工作方 式還是有區(qū)別。式還是有區(qū)別。 存儲器存儲器 存儲矩陣由許多存儲單元組成，存儲器的容量存儲矩陣由許多存儲單元組成，存儲器的容量 由存儲單元的數(shù)目和每個存儲單元的數(shù)據位數(shù)由存儲單元的數(shù)目和每個存儲單元的數(shù)據位數(shù) 來決定。來決定。 譯碼器對輸入地址譯碼，譯碼器對輸入地址譯碼，n位地址可訪問位地址可訪問2n個個 存儲單元。存儲單元。 讀寫電路完成存儲器和其他電路的連接。讀寫電路完成存儲器和其他電路的連接。 隨機存儲器隨機存儲器 存儲器存

12、儲器 靜態(tài)隨機存儲器靜態(tài)隨機存儲器 T1T4構成觸發(fā)器，構成觸發(fā)器， 存儲一位信息；存儲一位信息； T5T6是傳輸門，由譯是傳輸門，由譯 碼器輸出控制，選擇碼器輸出控制，選擇 讀寫單元；讀寫單元； T7T8也受譯碼輸出控也受譯碼輸出控 制；制； K1K5構成雙向數(shù)據構成雙向數(shù)據 緩沖器，控制讀、寫。緩沖器，控制讀、寫。 存儲器存儲器 動態(tài)隨機存儲器動態(tài)隨機存儲器 動態(tài)隨機存儲器利用一個動態(tài)隨機存儲器利用一個 MOS管和一個電容就可管和一個電容就可 以存儲一位信息。以存儲一位信息。 選擇線受地址譯碼器的輸出控制。選擇線受地址譯碼器的輸出控制。 電容上存儲的信息并不能保持很長的時間。為電容上存儲的

13、信息并不能保持很長的時間。為 了信息能長期保存，要對電容定期的進行充電，了信息能長期保存，要對電容定期的進行充電， 以防止信息的丟失。這種操作稱為動態(tài)存儲器以防止信息的丟失。這種操作稱為動態(tài)存儲器 的刷新。的刷新。 存儲器存儲器 靜態(tài)存儲元的優(yōu)點是使用方便，不需定期靜態(tài)存儲元的優(yōu)點是使用方便，不需定期 刷新，工作速度較快。但是每位存儲元需刷新，工作速度較快。但是每位存儲元需 要的要的MOS管多，集成度低，成本高，只能管多，集成度低，成本高，只能 用于小容量存儲器。用于小容量存儲器。 動態(tài)存儲元的優(yōu)點是元件少、功耗低，成動態(tài)存儲元的優(yōu)點是元件少、功耗低，成 本低，適合于構成大容量存儲器，缺點是本

14、低，適合于構成大容量存儲器，缺點是 需要進行周期性刷新，使得動態(tài)存儲器的需要進行周期性刷新，使得動態(tài)存儲器的 工作速度受到一定的影響。工作速度受到一定的影響。 存儲器存儲器 只讀存儲器只讀存儲器ROM 只讀存儲器的整體結構和只讀存儲器的整體結構和RAM的結構相似，也的結構相似，也 是由譯碼電路、存儲矩陣和讀寫電路構成。是由譯碼電路、存儲矩陣和讀寫電路構成。 具體的存儲結構有很大區(qū)別具體的存儲結構有很大區(qū)別 由于譯碼器是與由于譯碼器是與 門結構，存儲單門結構，存儲單 元是由或非門構元是由或非門構 成，邏輯上看成成，邏輯上看成 或門。所以或門。所以ROM 可以看出是與陣可以看出是與陣 列固定，或陣

15、列列固定，或陣列 可編程的可編程的PLD。 存儲器存儲器 ROMROM的分類的分類 固定只讀存儲器固定只讀存儲器ROM ROM 可編程只讀存儲器可編程只讀存儲器PROM PROM 可編程可擦除只讀存儲器可編程可擦除只讀存儲器EPROM EPROM 紫外線照射擦除的UVEPROM 電擦除的E2PROM FLASH閃爍存儲器 存儲器存儲器 ROM作為邏輯器件作為邏輯器件 ROM除了作為存儲器使用外，還可以當作通除了作為存儲器使用外，還可以當作通 用的組合邏輯電路，用的組合邏輯電路，ROM的編程就是把組合的編程就是把組合 邏輯電路的真值表存儲在邏輯電路的真值表存儲在ROM中。中。 ROM的與陣列就是

16、最小項發(fā)生器。的與陣列就是最小項發(fā)生器。 用用ROM實現(xiàn)邏輯函數(shù)時，要將函數(shù)表示為最實現(xiàn)邏輯函數(shù)時，要將函數(shù)表示為最 小項表達式。小項表達式。 選擇所需要的最小項，由或陣列選擇所需要的最小項，由或陣列“相或相或”，就，就 得到函數(shù)的實現(xiàn)。得到函數(shù)的實現(xiàn)。 不需要邏輯化簡。不需要邏輯化簡。 存儲器存儲器 例例1 1：試用適當容量的：試用適當容量的PROMPROM將四位二進將四位二進 制碼轉換為四位格雷碼。制碼轉換為四位格雷碼。 存儲器存儲器 由真值表可寫出輸出函數(shù)式由真值表可寫出輸出函數(shù)式( (最小項表最小項表 達式）達式）： G G3 3=m=m（8 8、9 9、1010、1111、1212、

17、1313、1414、1515） G G2 2=m=m（4 4、5 5、6 6、7 7、8 8、9 9、1010、1111） G G1 1=m=m（2 2、3 3、4 4、5 5、1010、1111、1212、1313） G G0 0=m=m（1 1、2 2、5 5、6 6、9 9、1010、1313、1414） 存儲器存儲器 B-GB-G碼變換器的碼變換器的PROMPROM陣陣 列圖：列圖： G G3 3=m=m（8 8、9 9、1010、1111、1212、 1313、1414、1515） G G2 2=m=m（4 4、5 5、6 6、7 7、8 8、9 9、 1010、1111） G G1

18、 1=m=m（2 2、3 3、4 4、5 5、1010、 1111、1212、1313） G G0 0=m=m（1 1、2 2、5 5、6 6、9 9、1010、 1313、1414） 需要的需要的ROM的容量的容量 為為164位。位。 存儲器存儲器 例例2 2 用用ROMROM實現(xiàn)序列信號發(fā)生器。實現(xiàn)序列信號發(fā)生器。 實現(xiàn)以下四組序列信號：實現(xiàn)以下四組序列信號： F F1 1= 0100110000011;= 0100110000011; F F2 2= 0001101000111;= 0001101000111; F F3 3= 0100010000111;= 0100010000111;

19、 F F4 4= 1100111000110= 1100111000110。 序列長度為序列長度為1313，需要，需要4 4級觸發(fā)器，構成模級觸發(fā)器，構成模1313 的計數(shù)器，作為信號源。的計數(shù)器，作為信號源。 再用再用ROMROM作為組合電路，產生序列。作為組合電路，產生序列。 存儲器存儲器 F F1 1=m=m（1 1、4 4、5 5、1111、 1212）; ; F F2 2=m=m（3 3、4 4、6 6、1010、 1111、1212）; ; F F3 3=m=m（1 1、5 5、1010、1111、 1212）; ; F F4 4=m=m（0 0、1 1、4 4、5 5、6 6、

20、1010、1111）。）。 存儲器存儲器 存儲容量的擴展存儲容量的擴展 存儲器是由存儲芯片組成的。使用一片存儲芯存儲器是由存儲芯片組成的。使用一片存儲芯 片，往往不能滿足存儲器容量的要求。這時，片，往往不能滿足存儲器容量的要求。這時， 就需要用多片存儲芯片來擴展容量。就需要用多片存儲芯片來擴展容量。 擴展容量有兩種需求：位擴展和地址擴展。擴展容量有兩種需求：位擴展和地址擴展。 當存儲單元的存儲位數(shù)不能滿足需要時，要進當存儲單元的存儲位數(shù)不能滿足需要時，要進 行位擴展；當存儲單元數(shù)目不能滿足需要時，行位擴展；當存儲單元數(shù)目不能滿足需要時， 要進行抵制擴展。不論是哪一種擴展，都要注要進行抵制擴展。

21、不論是哪一種擴展，都要注 意擴展后存儲芯片的譯碼選擇。意擴展后存儲芯片的譯碼選擇。 存儲器存儲器 位擴展位擴展 有的存儲芯片的數(shù)據位只有有的存儲芯片的數(shù)據位只有1位、位、2位、或者位、或者4 位。如果要構成位。如果要構成8位數(shù)據的存儲器，芯片的數(shù)位數(shù)據的存儲器，芯片的數(shù) 據位就不夠，需要進行位擴展。據位就不夠，需要進行位擴展。 用存儲器的位數(shù)除以芯片的數(shù)據位數(shù)，就是要用存儲器的位數(shù)除以芯片的數(shù)據位數(shù)，就是要 使用的芯片數(shù)。使用的芯片數(shù)。 用兩片用兩片8K4位芯片擴展位芯片擴展 為為8K8位存儲器。位存儲器。 存儲器存儲器 位擴展是由幾片芯片構成一組存儲器，一位擴展是由幾片芯片構成一組存儲器，一

22、 組芯片的連接應該是：組芯片的連接應該是： （1）各芯片的各條地址線分別并聯(lián)，并聯(lián)后）各芯片的各條地址線分別并聯(lián)，并聯(lián)后 連接到輸入的地址線。連接到輸入的地址線。 （2）各芯片的片選端并聯(lián)，連接到外加的片）各芯片的片選端并聯(lián)，連接到外加的片 選輸入，使得各芯片用相同的地址進行選擇。選輸入，使得各芯片用相同的地址進行選擇。 （3）各芯片的數(shù)據線分別連接到輸入的數(shù)據）各芯片的數(shù)據線分別連接到輸入的數(shù)據 線，線，形成數(shù)據線的擴展，也就是位擴展。形成數(shù)據線的擴展，也就是位擴展。 存儲器存儲器 地址擴展地址擴展 地址擴展也是由幾片芯片構成一組存儲器，一地址擴展也是由幾片芯片構成一組存儲器，一 增加存儲單

23、元數(shù)目。此時的一組芯片的連接應增加存儲單元數(shù)目。此時的一組芯片的連接應 該是：該是： （1）各芯片的各條地址線并聯(lián)，并聯(lián)后連接到）各芯片的各條地址線并聯(lián)，并聯(lián)后連接到 輸入的地址線。輸入的地址線。 （2）各芯片的數(shù)據線并聯(lián)，并聯(lián)后和系統(tǒng)的數(shù)）各芯片的數(shù)據線并聯(lián)，并聯(lián)后和系統(tǒng)的數(shù) 據線連接。據線連接。 （3）各芯片的片選端連接到譯碼器的不同輸出各芯片的片選端連接到譯碼器的不同輸出 端，端，也就是要用不同的高位地址來選擇不同的也就是要用不同的高位地址來選擇不同的 芯片，使得各芯片具有不同的地址。整個存儲芯片，使得各芯片具有不同的地址。整個存儲 器的地址得到擴展。器的地址得到擴展。 存儲器存儲器 如

24、圖用兩片如圖用兩片8K8K8 8位芯片位芯片 擴展為擴展為16K16K8 8位存儲器。位存儲器。 分析每塊芯片的地址范圍。分析每塊芯片的地址范圍。 確定片選有效的高位地址，確定片選有效的高位地址， 對對ROM1ROM1就是就是000000。 再加上片內地址的再加上片內地址的 最小值和最大值，最小值和最大值， 就是地址范圍。就是地址范圍。 存儲器存儲器 要在要在20位地址的系統(tǒng)中用兩片位地址的系統(tǒng)中用兩片8K8位位ROM芯片芯片 構成構成16K8位存儲器，地址范圍是位存儲器，地址范圍是 (FC000)16(FFFFF)16。請設計這個存儲系統(tǒng)。請設計這個存儲系統(tǒng)。 根據給定的地址，列出選中芯片所

25、需要的高位根據給定的地址，列出選中芯片所需要的高位 地址值，作出部分真值表；地址值，作出部分真值表； - -根據部分真值表，設計相應的譯碼電路根據部分真值表，設計相應的譯碼電路 。 可編程邏輯陣列（可編程邏輯陣列（PLA） PLA是一種與陣列、或陣列都可以編程的是一種與陣列、或陣列都可以編程的 可編程邏輯器件。還可以包含觸發(fā)器。可編程邏輯器件。還可以包含觸發(fā)器。 與陣列提供的是與陣列提供的是“乘積項乘積項”，而不是最小項，而不是最小項， 需要對表達式進行邏輯簡化需要對表達式進行邏輯簡化 。 可以使用較?。ê涂梢允褂幂^小（和ROM相比）的芯片面積來實相比）的芯片面積來實 現(xiàn)?，F(xiàn)。 可編程邏輯陣列

26、（可編程邏輯陣列（PLA） 用用PLA設計實現(xiàn)二進制碼到格雷碼的轉換器。設計實現(xiàn)二進制碼到格雷碼的轉換器。 - -作出卡諾圖，得到簡化表作出卡諾圖，得到簡化表 達式：達式： - -最后得到的陣列圖，比用最后得到的陣列圖，比用ROMROM實現(xiàn)實現(xiàn) 要簡單要簡單 可編程陣列邏輯（可編程陣列邏輯（PAL） PAL的基本結構是由可編程的的基本結構是由可編程的“與與”陣列陣列 和固定的和固定的“或或”陣列組成。陣列組成。 PAL中的或陣列，就是一組輸入數(shù)目固定的或中的或陣列，就是一組輸入數(shù)目固定的或 門門 。 PAL無論在速度、成本還是效率上都優(yōu)于無論在速度、成本還是效率上都優(yōu)于 PROM和和PLA 。

27、 它的基本結構也成為以后出現(xiàn)的它的基本結構也成為以后出現(xiàn)的GAL芯片以及芯片以及 功能更強大的功能更強大的CPLD的基礎。的基礎。 可編程陣列邏輯（可編程陣列邏輯（PAL） PAL的基本結構的基本結構 PAL的基本單元是一個可編程的與陣列和一個的基本單元是一個可編程的與陣列和一個 輸入數(shù)目固定的或門。輸入數(shù)目固定的或門。 - - 輸出可以使用或門，或者使用或非門。輸出可以使用或門，或者使用或非門。 - - 輸出結構形式很多，下面介紹兩種。輸出結構形式很多，下面介紹兩種。 可編程陣列邏輯（可編程陣列邏輯（PAL） 可編程輸出結構可編程輸出結構 這種結構的這種結構的I/O端除了作為輸出端外，還可以

28、有多種用法：端除了作為輸出端外，還可以有多種用法： 作為三態(tài)門輸出：有一個乘積項專門控制三態(tài)門的使能作為三態(tài)門輸出：有一個乘積項專門控制三態(tài)門的使能 端；端； 作為輸入端使用：此時三態(tài)輸出一定是高阻抗狀態(tài)；作為輸入端使用：此時三態(tài)輸出一定是高阻抗狀態(tài)； 在作為輸出端使用的同時，也反饋輸入到與陣列，可以在作為輸出端使用的同時，也反饋輸入到與陣列，可以 構成反饋型時序電路。構成反饋型時序電路。 以上的各種用法的選擇，可以通過對以上的各種用法的選擇，可以通過對PAL的編程來實現(xiàn)。的編程來實現(xiàn)。 可編程陣列邏輯（可編程陣列邏輯（PAL） 帶反饋的寄存器輸出結構帶反饋的寄存器輸出結構 它的輸出端多了一個

29、它的輸出端多了一個D觸發(fā)器，從而使電路具觸發(fā)器，從而使電路具 有記憶功能，易于實現(xiàn)各種時序邏輯電路。有記憶功能，易于實現(xiàn)各種時序邏輯電路。 與與-或陣列提供觸發(fā)器的激勵信號；或陣列提供觸發(fā)器的激勵信號； 觸發(fā)器的輸出還可以反饋給與或陣列。觸發(fā)器的輸出還可以反饋給與或陣列。 可編程陣列邏輯可編程陣列邏輯 PAL 芯片示例：芯片示例：PAL16L8PAL16L8 PAL16L8 PAL16L8有有1010個固定個固定 的輸入，的輸入，2 2個固定的個固定的 輸出；輸出； 還有還有6 6個可編程的個可編程的I/OI/O 端：可以當輸入，也端：可以當輸入，也 可以當輸出，所以最可以當輸出，所以最 多可

30、以有多可以有1616個輸入端，個輸入端， 最 多 有最 多 有 8 8 個 輸 出 端個 輸 出 端 （但不能同時發(fā)生），（但不能同時發(fā)生）， 這就是名字的含義。這就是名字的含義。 通用陣列邏輯通用陣列邏輯GAL GAL和和PAL一樣也是與陣列可編程，一樣也是與陣列可編程， 或陣列固定的或陣列固定的PLD器件。器件。 GAL的性能特點的性能特點 GAL采用采用E E2 2COMCOM工藝，功耗低、速度快，工藝，功耗低、速度快， 可電擦寫反復編程；可電擦寫反復編程； GAL的輸出結構配置了輸出邏輯宏單元，的輸出結構配置了輸出邏輯宏單元， 它既可以設置成組合邏輯電路輸出，又它既可以設置成組合邏輯電

31、路輸出，又 可以設置為寄存器輸出，使得可以設置為寄存器輸出，使得GAL可以可以 在功能上代替各種在功能上代替各種PAL； 具有加密單元，可有效防止復制。具有加密單元，可有效防止復制。 通用陣列邏輯通用陣列邏輯GAL 輸出邏輯宏單元輸出邏輯宏單元OLMC OLMC 乘積項數(shù)據選 擇器，選擇第 一乘積項是用 于輸出還是三 態(tài)控制。 三態(tài)數(shù)據選擇 器，選擇三態(tài) 控制的4種來 源：第一乘積 項,外接OE,低 電平、高電平 反饋數(shù)據選擇器， 選擇反饋來源： 觸發(fā)器反相輸出, 本單元輸出,相鄰 單元輸出或固定 低電平。 輸出數(shù)據選擇器， 選擇輸出是來自D 觸發(fā)器(時序)還 是異或門(組合) 或門：最多8個

32、乘 積項之或。 異或門：決定輸 出高電平有效還 是低電平有效。 D觸發(fā)器，時序輸 出才用。 三態(tài)緩沖器。 通用陣列邏輯通用陣列邏輯GAL OLMC的輸出組態(tài)的輸出組態(tài) （1）寄存器輸出。）寄存器輸出。 此時，或門的輸出連接到此時，或門的輸出連接到D觸發(fā)器的輸入。觸發(fā)器的輸入。D 觸發(fā)器的輸出通過三態(tài)門連接到輸出。三態(tài)門觸發(fā)器的輸出通過三態(tài)門連接到輸出。三態(tài)門 的控制信號來自的控制信號來自OE引腳。引腳。 通用陣列邏輯通用陣列邏輯GAL （2）時序電路中的組合輸出）時序電路中的組合輸出 此時，其他的此時，其他的OLMC可能是寄存器輸出，但是，可能是寄存器輸出，但是， 對于這個對于這個OLMC來說

33、，是組合電路的輸出?；騺碚f，是組合電路的輸出。或 門的輸出經過異或門連接到輸出端的三態(tài)門，門的輸出經過異或門連接到輸出端的三態(tài)門， 三態(tài)控制由第一個乘積項來控制。三態(tài)控制由第一個乘積項來控制。 時鐘端和時鐘端和OE都被其他單元所使用都被其他單元所使用 通用陣列邏輯通用陣列邏輯GAL （3）單純的組合輸出）單純的組合輸出 此時，整個芯片都用作組合電路設計。或門輸此時，整個芯片都用作組合電路設計?；蜷T輸 入連接到入連接到8個乘積項。輸出三態(tài)緩沖器是處于個乘積項。輸出三態(tài)緩沖器是處于 常開狀態(tài)，不提供高阻抗輸出狀態(tài)。常開狀態(tài)，不提供高阻抗輸出狀態(tài)。 通用陣列邏輯通用陣列邏輯GAL （4）帶反饋的組合

34、輸出）帶反饋的組合輸出 和第三種組態(tài)有兩點不同：其一是輸出三態(tài)緩和第三種組態(tài)有兩點不同：其一是輸出三態(tài)緩 沖器不是處于常開狀態(tài)，而是受第一個乘積項沖器不是處于常開狀態(tài)，而是受第一個乘積項 的控制，相應的，或門輸入也只連接到的控制，相應的，或門輸入也只連接到7個乘個乘 積項。其二是輸出還要反饋到與陣列的輸入。積項。其二是輸出還要反饋到與陣列的輸入。 可以用來構成電位型時序電路?？梢杂脕順嫵呻娢恍蜁r序電路。 通用陣列邏輯通用陣列邏輯GAL （5）專用的輸入組態(tài)）專用的輸入組態(tài) 此時，輸出端當作輸入端來使用。此時，輸出端當作輸入端來使用。OLMC中的中的 F選擇器，為相鄰單元的輸出提供反饋到與陣選擇

35、器，為相鄰單元的輸出提供反饋到與陣 列的通道。也就是，將相鄰單元的輸出端當作列的通道。也就是，將相鄰單元的輸出端當作 輸入端來使用。輸入端來使用。 通用陣列邏輯通用陣列邏輯GAL GAL16V8GAL16V8的陣列圖的陣列圖 與陣列有與陣列有8 8個輸入緩沖個輸入緩沖 器和器和8 8個反饋個反饋/ /輸入緩輸入緩 沖器；沖器； 有有8 8個輸出邏輯宏單元個輸出邏輯宏單元 OLMDOLMD； 與陣列有與陣列有6464個乘積項，個乘積項， 3232個變量輸入；個變量輸入； 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) CPLD器件的基本體系結構器件的基本體系結構 CPLD 的結構由三種主要部件

36、構成：宏單元的結構由三種主要部件構成：宏單元 （marocell）、可編程連線陣列）、可編程連線陣列 （Programmable Interconnect Array ，PIA） 和輸入輸出和輸入輸出I/ O 控制塊?？刂茐K。 宏單元也稱為邏輯宏單元也稱為邏輯 宏單元，宏單元，CPLD的邏的邏 輯功能主要就是由輯功能主要就是由 宏單元來實現(xiàn)的。宏單元來實現(xiàn)的。 “可編程連線陣列可編程連線陣列”。 負責宏單元和負責宏單元和I/O控制控制 塊之間的連接，也負塊之間的連接，也負 責宏單元和宏單元之責宏單元和宏單元之 間的連接。間的連接。 I/ O 控制塊實現(xiàn)輸控制塊實現(xiàn)輸 入輸出接口的電氣入輸出接口

37、的電氣 特性控制。比如可特性控制。比如可 以設定輸出的高低以設定輸出的高低 電平、源極開路輸電平、源極開路輸 出、三態(tài)輸出等。出、三態(tài)輸出等。 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) 示例：示例：MAX7000EMAX7000E和和7000S7000S器件的結構圖器件的結構圖 可擦除可編程邏輯器件可擦除可編程邏輯器件 宏單元宏單元(MACROCELL) (MACROCELL) 宏單元由宏單元由3個功能部件塊組成：邏輯陣列及或門、乘積個功能部件塊組成：邏輯陣列及或門、乘積 項選擇矩陣和可編程觸發(fā)器。項選擇矩陣和可編程觸發(fā)器。 宏單元的基本構成就是一個宏單元的基本構成就是一個PAL陣列：

38、與陣列可編程，陣列：與陣列可編程， 或陣列固定。邏輯陣列就是圖中的與陣列，或陣列就或陣列固定。邏輯陣列就是圖中的與陣列，或陣列就 是圖中的或門。是圖中的或門。 乘積項選擇器的英文名稱是乘積項選擇器的英文名稱是“Product Select Matrix”， 這個部件完成的就是對于乘積項的選擇作用。是這個部件完成的就是對于乘積項的選擇作用。是CPLD 具有復雜功能的關鍵部件。具有復雜功能的關鍵部件。 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) 乘積項選擇器乘積項選擇器 選擇加到或門的乘積項的來源：可以是直接來選擇加到或門的乘積項的來源：可以是直接來 宏單元本身的宏單元本身的5個乘積項，也可

39、以是來自同一個乘積項，也可以是來自同一 個個LAB中其他宏單元的或門輸出。中其他宏單元的或門輸出。 使得或門的輸入實際上可以使得或門的輸入實際上可以 超過超過5 5個個 可以控制異或門的輸入，為用戶提供可以控制異或門的輸入，為用戶提供“或門或門”以及以及 “或非門或非門”的選擇。的選擇。 還可以將乘積項選擇為觸發(fā)器的時鐘輸入，清零輸入，還可以將乘積項選擇為觸發(fā)器的時鐘輸入，清零輸入， 等等。等等。 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) 可編程觸發(fā)器可編程觸發(fā)器 若作為寄存器使用，每個宏單元的觸發(fā)器，可若作為寄存器使用，每個宏單元的觸發(fā)器，可 以獨立地編程為具有可編程時鐘控制的以獨立

40、地編程為具有可編程時鐘控制的D D、T T、 JKJK或或RSRS觸發(fā)器工作方式。觸發(fā)器工作方式。 每個可編程的觸發(fā)器，可以按三種不同方式實每個可編程的觸發(fā)器，可以按三種不同方式實 現(xiàn)鐘控。現(xiàn)鐘控。 每個觸發(fā)器也支持異步清除和異步置位功能。每個觸發(fā)器也支持異步清除和異步置位功能。 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) 可編程連線陣列可編程連線陣列(PIA) 下圖示出下圖示出PIA的信號如何布線到的信號如何布線到LAB 與門的一個輸入是可編程的，可以根據需要置為與門的一個輸入是可編程的，可以根據需要置為0 0或或 者置為者置為1 1，這樣就可以實現(xiàn)，這樣就可以實現(xiàn)PIAPIA的任何一

41、條線和的任何一條線和LABLAB的的 某一條線的連接。某一條線的連接。 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) MAX7000MAX7000系列產品一覽表系列產品一覽表 復雜可編程邏輯器件復雜可編程邏輯器件(CPLD) Altera公司還推出了類似于公司還推出了類似于7000系列性能系列性能 的低電壓供電的的低電壓供電的CPLD芯片，命名為芯片，命名為 MAX3000系列，價格比系列，價格比7000系列的更低。系列的更低。 芯片宏單元的數(shù)目最多也增加到了芯片宏單元的數(shù)目最多也增加到了512個。個。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) FPGA芯片的基本芯片的基本 結構結構

42、和和CPLD很相似，有很相似，有 兩點主要區(qū)別：兩點主要區(qū)別： 1. 邏輯單元比宏單元邏輯單元比宏單元 簡單，數(shù)量更多；簡單，數(shù)量更多； 2. 在不同行、列的邏在不同行、列的邏 輯單元之間都存在輯單元之間都存在 著連線的通道，各著連線的通道，各 部件之間的連線可部件之間的連線可 以按需要任意進行以按需要任意進行 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) Altera公司公司FPGA芯片基本結構芯片基本結構 這種這種FPGA由許由許 多邏輯陣列塊組多邏輯陣列塊組 成，每個邏輯陣成，每個邏輯陣 列塊由若干邏輯列塊由若干邏輯 單元單元LE構成。構成。 除此以外，除此以外， Altera的的FPG

43、A 芯片中還有一定芯片中還有一定 容量的隨機存儲容量的隨機存儲 器器RAM。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 邏輯陣列塊邏輯陣列塊 (LAB) FPGA芯片中的邏輯陣列塊主要是由若干個邏芯片中的邏輯陣列塊主要是由若干個邏 輯單元輯單元LE和局部連線帶構成和局部連線帶構成 。 一個一個LAB由由8-10個個LE構成。構成。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 邏輯單元邏輯單元 (LE) 每個每個LE 含有一個含有一個4輸入的查找表輸入的查找表LUT(Look-Up Table) 、一個可編程的具有時鐘使能控制的寄、一個可編程的具有時鐘使能控制的寄 存器（觸發(fā)器）、進位鏈和

44、級聯(lián)鏈。存器（觸發(fā)器）、進位鏈和級聯(lián)鏈。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 查找表查找表 LUT是一種是一種4輸入的函數(shù)發(fā)生器，它能產生任輸入的函數(shù)發(fā)生器，它能產生任 何一種何一種4變量的組合邏輯函數(shù)的輸出。變量的組合邏輯函數(shù)的輸出。 如果實現(xiàn)的邏輯函數(shù)的輸入多于如果實現(xiàn)的邏輯函數(shù)的輸入多于4個，就可以個，就可以 通過幾個通過幾個LUT查找表的鏈接來加以實現(xiàn)。查找表的鏈接來加以實現(xiàn)。 4 4位查找表比位查找表比CPLDCPLD中的基本邏輯陣列要簡單的多。使中的基本邏輯陣列要簡單的多。使 用也更加靈活，對于邏輯資源的使用也更加有效。用也更加靈活，對于邏輯資源的使用也更加有效。 現(xiàn)場可

45、編程門陣列現(xiàn)場可編程門陣列(FPGA) 可編程寄存器可編程寄存器 也稱可編程觸發(fā)器。每個也稱可編程觸發(fā)器。每個LE都有一個。整個芯都有一個。整個芯 片的觸發(fā)器數(shù)目很大。片的觸發(fā)器數(shù)目很大。 LE中的可編程觸發(fā)器可設置成中的可編程觸發(fā)器可設置成D、T、JK或或RS 觸發(fā)器。觸發(fā)器。 這個觸發(fā)器還有時鐘使能的輸入。只有時鐘使這個觸發(fā)器還有時鐘使能的輸入。只有時鐘使 能輸入有效時，時鐘的輸入才會有效。能輸入有效時，時鐘的輸入才會有效。 清零、置位端的輸入也是可編程的。清零、置位端的輸入也是可編程的。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 嵌入式嵌入式RAM塊塊 Altera早期的產品中稱為嵌

46、入式陣列塊。早期的產品中稱為嵌入式陣列塊。 每個每個RAM塊的容量是塊的容量是4Kbit （4096位），還有位），還有 512位奇偶校驗位。位奇偶校驗位。 RAM是可編程的：可以配置為多種存儲器的模是可編程的：可以配置為多種存儲器的模 式式(雙端口、單端口雙端口、單端口)來使用。也可以配置成多來使用。也可以配置成多 種規(guī)格的存儲單元種規(guī)格的存儲單元(40961位、位、20482位、位、 10244位、位、5128位、位、25616位、位、 12832位位 )來使用。來使用。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) 輸入輸出單元輸入輸出單元 (IOE) 一個輸入輸出單元一個輸入輸出單元I

47、OE 包含一個雙向的包含一個雙向的I/O緩沖緩沖 器和器和3個寄存器：一個輸個寄存器：一個輸 入寄存器、一個輸出寄入寄存器、一個輸出寄 存器和一個輸出三態(tài)控存器和一個輸出三態(tài)控 制寄存器。制寄存器。 在輸入輸出單元在輸入輸出單元IOE的的 控制下，控制下，F(xiàn)PGA芯片的芯片的 每一個每一個I/O引腳都可以作引腳都可以作 為輸入、輸出，或者雙為輸入、輸出，或者雙 向引腳。向引腳。 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA) FPGA芯片的編程芯片的編程 FPGA芯片的編程芯片的編程 一般都采用一般都采用SRAM 技術。也就是通過技術。也就是通過 SRAM單元設置為單元設置為 1狀態(tài)或者狀態(tài)或者0狀態(tài)，狀態(tài)， 來決定邏輯陣列的來決定邏輯陣列的 編程、觸發(fā)器的編編程、觸發(fā)器的編 程、以及通