時序邏輯電路的VerilogHDL實現(xiàn)實驗報告

1、時序邏輯電路的verilog hdl實現(xiàn)1. 實驗要求 (1)：編寫jk觸發(fā)器、8位數(shù)據(jù)鎖存器、數(shù)據(jù)寄存器的verilog hdl程序，并實現(xiàn)其仿真及其測試程序；(2)：在實驗箱上設(shè)計含異步清零和同步使能的計數(shù)器。(3)：進(jìn)行波形仿真測試后；畫出仿真波形。(4)：寫出實驗心得二實驗內(nèi)容：（1）1.jk觸發(fā)器的元件符號如圖7.14所示，其中j、k是數(shù)據(jù)輸入端，clr是復(fù)位控制輸入端，當(dāng)clr=0時，觸發(fā)器的狀態(tài)被置為0態(tài)；clk是時鐘輸入端；q和qn是觸發(fā)器的兩個互補(bǔ)輸出端。 jk觸發(fā)器的元件符號jk觸發(fā)器的狀態(tài)方程為qn+1 jnqnjk觸發(fā)器的verilog hdl程序module jkff

2、_rs(clk,j,k,q,rs,set);input clk,j,k,set,rs;output reg q;always(posedge clk,negedge rs,negedge set)begin if(!rs) q=1b0; else if(!set) q=1b1; else case(j,k) 2b00:q=q; 2b01:q=1b0; 2b10:q=1b1; 2b11:q=q; default:q=1bx; endcase endendmodulejk觸發(fā)器的功能：帶異步清0，異步置（低電平有效）jk觸發(fā)器的仿真結(jié)果2.8位數(shù)據(jù)鎖存器鎖存器元件符號如圖所示。clr是復(fù)位控制輸入

3、端，當(dāng)clr=0時，8位數(shù)據(jù)輸出q7.0=00000000。ena是使能控制輸入端，當(dāng)ena=1時，鎖存器處于工作狀態(tài)，輸出q7.0d7.0；ena=0時，鎖存器的狀態(tài)保持不變。oe是三態(tài)輸出控制端，當(dāng)oe=1時，輸出為高阻態(tài)；oe=0時，鎖存器為正常輸出狀態(tài)。 8位數(shù)據(jù)鎖存器元件符號8位數(shù)據(jù)鎖存器的verilog hdl程序module tt1373(le,oe,q,d);input le,oe;input7:0 d;output reg7:0 q;always (le,oe,d) begin if(!oe)&(le)q=d; else q=8bz; endendmodule 8位數(shù)據(jù)鎖存器

4、的功能：鎖存器一次鎖存8位數(shù)據(jù)，功能類似74ls3738位數(shù)據(jù)鎖存器的仿真結(jié)果3.8位數(shù)據(jù)寄存器電路的元件符號如圖7.18所示，其中clr是復(fù)位控制輸入端；lod是預(yù)置控制輸入端；s是移位方向控制輸入端，當(dāng)s=1時，是右移移位寄存器，s=0時，是左移移位寄存器；dir是右移串入輸入信號；dil是左移串入輸入信號。 數(shù)據(jù)寄存器的verilog hdl程序module reg_w(dout,din,clk,clr);parameter width=7;input clk,clr;input width:0 din;output regwidth:0 dout;always(posedge clk,

5、posedge clr) begin if(clr) dout=0; else dout=din; endendmodule數(shù)據(jù)寄存器的功能：該8位數(shù)據(jù)寄存器每次對8位并行輸入的數(shù)據(jù)信號進(jìn)行同步寄存，且具有異步清零端（clr）數(shù)據(jù)寄存器的仿真結(jié)果（2） .8位二進(jìn)制計數(shù)器的元件符號如圖7.20所示，clr是復(fù)位控制輸入端；ena是使能控制輸入端；load是預(yù)置控制輸入端；d7.0是8位并行數(shù)據(jù)輸入端；updown是加減控制輸入端，當(dāng)updown=0時，計數(shù)器作加法操作，updown=1時，計數(shù)器作減法操作；cout是進(jìn)/借位輸出端。8位二進(jìn)制計數(shù)器元件符號含異步清零和同步使能的計數(shù)器的veri

6、log程序module cnt4b(clk,rst,ena,clk_1,rst_1,ena_1,outy,cout);待添加的隱藏文字內(nèi)容2input clk,rst,ena;output clk_1,rst_1,ena_1; output3:0 outy; output cout; reg3:0 outy; reg cout; wire clk_1; wire rst_1; wire ena_1;assign clk_1 = clk; assign rst_1 = rst; assign ena_1 = ena; always(posedge clk or negedge rst) begi

7、n if(!rst) begin outy=4b0000; cout=1b0; end else if(ena) begin outy=outy+1b1; cout=outy0 & outy1 & outy2 & outy3; end end endmodule 說明：rst是異步清0信號，高電平有效； clk是鎖存信號； d3.0是4位數(shù)據(jù)輸入端； ena是使能信號4位計數(shù)器的功能：計數(shù)使能、異步復(fù)位和計數(shù)值并行預(yù)置含異步清零和同步使能的計數(shù)器的仿真結(jié)果二實驗心得：很喜歡這種老師的教學(xué)方式和考核方式，雖然課時不多，授課不多，但是目的性和靈活性很強(qiáng)。首先給了我們一些較為簡潔的指導(dǎo)，然后分組確定了每個組的課題。之所以說喜歡這堂課是因為享受到了把看是不可能變?yōu)榭赡苓M(jìn)而到實現(xiàn)的過程。起初很摸不著頭腦，比較浮躁。經(jīng)過和小組的討論后，平靜了不少，也受益很多。然后開始著手在網(wǎng)上尋找各