數(shù)電課程設(shè)計(jì)簡單加減運(yùn)算電路的設(shè)計(jì)

1、沈陽工程學(xué)院沈陽工程學(xué)院 課 程 設(shè) 計(jì) 設(shè)計(jì)題目：設(shè)計(jì)題目： 簡單加簡單加/ /減運(yùn)算電路減運(yùn)算電路 系系 別別 自控系自控系 班級班級 測控本測控本 091091 學(xué)生姓名學(xué)生姓名 學(xué)號學(xué)號 指導(dǎo)教師指導(dǎo)教師 職稱職稱 講師講師 起止日期：起止日期： 20112011 年年 8 8 月月 2929 日起日起至至 20112011 年年 9 9 月月 4 4 日止日止 沈沈 陽陽 工工 程程 學(xué)學(xué) 院院 課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)任務(wù)書 課程設(shè)計(jì)題目：課程設(shè)計(jì)題目： 簡單加簡單加/ /減運(yùn)算電路減運(yùn)算電路 系 別 自控系 班級 測控本 091 學(xué)生姓名 學(xué)號 指導(dǎo)教師 職稱 講師 課程設(shè)計(jì)進(jìn)行地

2、點(diǎn)： b222 任 務(wù) 下 達(dá) 時(shí) 間： 2011 年 8 月 29 日 起止日期：2011 年 8 月 29 日起至 2011 年 9 月 4 日止 教研室主任 2011 年 8 月 29 日批準(zhǔn) 簡單加/減運(yùn)算電路的設(shè)計(jì) 1 簡單加/減運(yùn)算電路 1.1 設(shè)計(jì)目的 （1）掌握 1 位十進(jìn)制數(shù)加法運(yùn)算電路的構(gòu)成、原理與設(shè)計(jì)方法； （2）熟悉 quartusii 的仿真方法。 1.2 基本要求 （1）實(shí)現(xiàn)二進(jìn)制數(shù)的加/減法； （2）設(shè)計(jì)加數(shù)寄存器 a 和被加數(shù)寄存器 b 單元； （3）實(shí)現(xiàn) 4bit 二進(jìn)制碼加法的 bcd 調(diào)整； （4）根據(jù)輸入的 4bitbcd 編碼自動(dòng)判斷是加數(shù)還是被加數(shù)。

3、 1.3 發(fā)揮部分 （1）拓展 2 位十進(jìn)制數(shù)； （2）mc 存儲(chǔ)運(yùn)算中間值； （3）結(jié)果存儲(chǔ)隊(duì)列； （4）其他。 2 設(shè)計(jì)過程及論文的基本要求 2.1 設(shè)計(jì)過程的基本要求： （1）基本部分必須完成，發(fā)揮部分可以在已給的范圍或自己尋找資料的范圍內(nèi)任選； （2）符合要求的設(shè)計(jì)報(bào)告一份，其中包括邏輯電路圖、實(shí)際接線圖各一份； （3）設(shè)計(jì)題目必須仿真通過，設(shè)計(jì)過程的資料草稿上交； （4）成績的組成：考勤、每天任務(wù)的完成工作量、答辯情況、報(bào)告； 2.2 課程設(shè)計(jì)論文的基本要求： （1）藍(lán)黑色或黑色鋼筆或碳素筆書寫，不允許用圓珠筆。項(xiàng)目齊全、字跡工整，有 條件的可以打印。 （2）裝訂順序：封面、任務(wù)書、

4、成績評定表、中文摘要、關(guān)鍵詞、目錄、正文（正 文的具體要求按老師講課要求） 、總結(jié)及致謝、參考文獻(xiàn)、附錄（邏輯電路圖與實(shí)際 接線圖） 。 3 時(shí)間進(jìn)度安排 順序階段日期計(jì)劃 完成 內(nèi)容備注 12011.8.29講解主要設(shè)計(jì)內(nèi)容，學(xué)生根據(jù)任務(wù)書做出原始框圖打分 22011.8.30檢查框圖及初步原理圖完成情況，講解及糾正錯(cuò)誤打分 32011.8.31檢查邏輯圖并指出錯(cuò)誤及糾正；講解接線圖繪制及報(bào) 告書寫 打分 42011.9.1繼續(xù)修正邏輯圖，指導(dǎo)接線圖繪制方法，布置答辯打分 52011.9.2答辯、寫報(bào)告打分 沈沈 陽陽 工工 程程 學(xué)學(xué) 院院 數(shù)字電子技術(shù)數(shù)字電子技術(shù) 課程設(shè)計(jì)成績評定表課程

5、設(shè)計(jì)成績評定表 系（部）：系（部）： 自控系自控系 班級：班級： 測控本測控本 091091 班班 學(xué)生姓名：學(xué)生姓名： 指指 導(dǎo)導(dǎo) 教教 師師 評評 審審 意意 見見 評價(jià) 內(nèi)容 具 體 要 求權(quán)重評 分 加權(quán) 分 調(diào)研 論證 能獨(dú)立查閱文獻(xiàn),收集資料；能 制定課程設(shè)計(jì)方案和日程安排。 0.15432 工作 能力 態(tài)度 工作態(tài)度認(rèn)真，遵守紀(jì)律，出 勤情況是否良好，能夠獨(dú)立完 成設(shè)計(jì)工作。 0.25432 工作 量 按期圓滿完成規(guī)定的設(shè)計(jì)任務(wù)， 工作量飽滿，難度適宜。 0.25432 說明 書的 質(zhì)量 說明書立論正確，論述充分， 結(jié)論嚴(yán)謹(jǐn)合理，文字通順，技 術(shù)用語準(zhǔn)確，符號統(tǒng)一，編號 齊全，圖

6、表完備，書寫工整規(guī) 范。 0.55432 指導(dǎo)教師評審成績指導(dǎo)教師評審成績 （加權(quán)分合計(jì)乘以（加權(quán)分合計(jì)乘以 1212） 分分加權(quán)分合計(jì)加權(quán)分合計(jì) 指指 導(dǎo)導(dǎo) 教教 師師 簽簽 名：名： 年年 月月 日日 評評 閱閱 教教 師師 評評 審審 意意 見見 評價(jià) 內(nèi)容 具 體 要 求權(quán)重評 分 加權(quán) 分 查閱 文獻(xiàn) 查閱文獻(xiàn)有一定廣泛性；有綜 合歸納資料的能力。 0.25432 工作 量 工作量飽滿，難度適中。 0.55432 說明 書的 質(zhì)量 說明書立論正確，論述充分， 結(jié)論嚴(yán)謹(jǐn)合理，文字通順，技 術(shù)用語準(zhǔn)確，符號統(tǒng)一，編號 齊全，圖表完備，書寫工整規(guī) 范。 0.35432 評閱教師評審成績評閱

7、教師評審成績 （加權(quán)分合計(jì)乘以（加權(quán)分合計(jì)乘以 8 8） 分分加權(quán)分合計(jì)加權(quán)分合計(jì) 評評 閱閱 教教 師師 簽簽 名：名： 年年 月月 日日 課課 程程 設(shè)設(shè) 計(jì)計(jì) 總總 評評 成成 績績 分分 中文摘要中文摘要 數(shù)字電子技術(shù)的迅速發(fā)展，為人們的文化、物質(zhì)生活提供了優(yōu)越的條件，空調(diào)、 電子計(jì)算機(jī)等，都是典型的技術(shù)應(yīng)用實(shí)例。計(jì)算機(jī)的普及，為大學(xué)生提供很好的學(xué)習(xí) 平臺。經(jīng)過對數(shù)字電子技術(shù)基礎(chǔ)一學(xué)期的學(xué)習(xí)，掌握了一些理論上的知識。而課程設(shè) 計(jì)正好幫我們好好的整理和實(shí)踐了這些知識。 從古至今，算術(shù)是人們生活當(dāng)中所不可缺少的部分。計(jì)算時(shí)間、比較大小、經(jīng)營 生意等等。加/減運(yùn)算雖然簡單，但是是所有計(jì)算的基

8、礎(chǔ)，我們應(yīng)當(dāng)對它充分認(rèn)識和 掌握。 隨著現(xiàn)代科學(xué)技術(shù)的發(fā)展，計(jì)算機(jī)也隨著出現(xiàn)并發(fā)展得越來越快。雖然如此，算 術(shù)運(yùn)算仍是數(shù)字系統(tǒng)的基本功能，更是計(jì)算機(jī)中不可缺少的組成單元。通過實(shí)驗(yàn)可以 更加了解并掌握二進(jìn)制數(shù)的算術(shù)運(yùn)算，對實(shí)現(xiàn)加法運(yùn)算和減法運(yùn)算的邏輯電路也掌握 得非常好。 設(shè)計(jì)簡單加減法運(yùn)算電路圖時(shí)，必須考慮到是否進(jìn)位的問題。所以，在邏輯電路 圖中必須應(yīng)用全加器，或者更高的要求。 加/減法運(yùn)算電路，表面上看起來很簡單?？扇绻钊胙芯恐?，會(huì)發(fā)現(xiàn)許多奧 妙無窮的東西，讓我們獲益匪淺。譬如說怎么巧妙地利用異或門實(shí)現(xiàn)數(shù)據(jù)的原碼和反 碼之間的轉(zhuǎn)換，以及當(dāng)被減數(shù)小于減數(shù)時(shí)該怎樣處理他的減法等等一系列的問題

9、。 這些方方面面的問題都是我們在設(shè)計(jì)過程中自己去發(fā)現(xiàn)并給予解決，為以后在工 作中嶄露頭角打好基礎(chǔ)。有一句好說得非常好：凡事從簡單做起。所以加/減運(yùn)算雖 然簡單，但是更應(yīng)該精益求精！ 關(guān)鍵詞關(guān)鍵詞 加數(shù)、被加數(shù)寄存器單元（74374） ，加法運(yùn)算電路（74283） ，減法運(yùn)算電路 （74283） ，運(yùn)算結(jié)果整合電路，bcd 轉(zhuǎn)換電路 目錄目錄 課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)任務(wù)書 .iiii 數(shù)字電子技術(shù)數(shù)字電子技術(shù) 課程設(shè)計(jì)成績評定表課程設(shè)計(jì)成績評定表 .iviv 中文摘要中文摘要 .v v 1 1 設(shè)計(jì)任務(wù)描述設(shè)計(jì)任務(wù)描述 .1 1 1.1 設(shè)計(jì)題目：簡單加/減運(yùn)算電路.1 1.2 設(shè)計(jì)要求：.1

10、1.2.1 設(shè)計(jì)目的： .1 1.2.2 基本要求： .1 2 2 設(shè)計(jì)思路設(shè)計(jì)思路 .2 2 3 3 設(shè)計(jì)方框圖設(shè)計(jì)方框圖 .3 3 4 4 各部分電路設(shè)計(jì)及調(diào)試各部分電路設(shè)計(jì)及調(diào)試 .4 4 4.1 簡單加/減運(yùn)算電路各模塊電路設(shè)計(jì)及調(diào)試 .4 4.1.1 數(shù)值輸入電路設(shè)計(jì)及調(diào)試 .4 4.1.2 加數(shù)寄存器 a 單元的設(shè)計(jì)與調(diào)試 .5 4.1.3 被加數(shù)寄存器 b 單元設(shè)計(jì) .6 4.1.4 加法運(yùn)算電路 .7 4.1.5 減法運(yùn)算電路 .8 4.1.6 加/減法運(yùn)算整合電路 .11 4.1.7 加/減法運(yùn)算結(jié)果整合電路 .11 4.1.8bcd 碼轉(zhuǎn)換電路 .13 5 5 簡單加簡單加

11、/ /減運(yùn)算電路過程分析減運(yùn)算電路過程分析 .1616 5.1 簡單加/減運(yùn)算電路的總電路圖.16 5.2 電路圖的工作過程分析.16 5.2.1 輸入電路的工作過程分析 .16 5.2.2 寄存器 a, b 單元的工作過程分析 .17 5.2.3 加減運(yùn)算整合電路的工作過程分析 .18 5.2.4 bcd 轉(zhuǎn)換電路的工作過程分析 .19 6 6 元器件清單元器件清單 .2121 7 7 主要元器件介紹主要元器件介紹 .2222 小結(jié)小結(jié) .2626 致謝致謝 .2727 參考文獻(xiàn)參考文獻(xiàn) .2828 附錄附錄 a a 簡單加簡單加/ /減運(yùn)算總電路減運(yùn)算總電路 .2929 1 設(shè)計(jì)任務(wù)描述設(shè)

12、計(jì)任務(wù)描述 1.1 設(shè)計(jì)題目：設(shè)計(jì)題目：簡單加簡單加/減運(yùn)算電路減運(yùn)算電路 1.2 設(shè)計(jì)要求：設(shè)計(jì)要求： 1.2.1 設(shè)計(jì)目的：設(shè)計(jì)目的： （1）掌握 1 位十進(jìn)制數(shù)加法運(yùn)算電路的構(gòu)成、原理與設(shè)計(jì)方法； （2）熟悉 quartusii 的仿真方法。 1.2.2 基本要求：基本要求： （1）實(shí)現(xiàn)二進(jìn)制數(shù)的加/減法； （2）設(shè)計(jì)加數(shù)寄存器 a 和被加數(shù)寄存器 b 單元； （3）實(shí)現(xiàn) 4bit 二進(jìn)制碼加法的 bcd 調(diào)整； （4）根據(jù)輸入的 4bitbcd 編碼自動(dòng)判斷是加數(shù)還是被加數(shù)。 2 設(shè)計(jì)思路設(shè)計(jì)思路 設(shè)計(jì)思路： 眾所周知，一個(gè)完整的加/減法運(yùn)算電路由加數(shù)(減數(shù))、被加數(shù)(被減數(shù))、和(差

13、)構(gòu) 成。所以，我們設(shè)計(jì)的簡單加/減運(yùn)算電路也應(yīng)由類似的結(jié)構(gòu)組成。 以加法為例，由于用軟件編程計(jì)算加法異于人為計(jì)算。所以，根據(jù)設(shè)計(jì)要求，其 邏輯電路圖應(yīng)包含數(shù)值輸入部分、加數(shù)寄存器單元、被加數(shù)寄存器單元、加法運(yùn)算電 路、結(jié)果輸出電路、bcd 轉(zhuǎn)換電路。 首先是數(shù)值輸入電路，我想設(shè)計(jì)一個(gè)只有一個(gè)輸入端的電路，這樣既簡單又簡明， 所以，我想用一個(gè)數(shù)據(jù)選擇器實(shí)現(xiàn)這個(gè)目的，目前常用的數(shù)據(jù)選擇器有 74151，它有 三個(gè)地址輸入端，和八個(gè)數(shù)據(jù)輸入端口。由于我們需要設(shè)計(jì)的是一位十進(jìn)制數(shù)的加/ 減法，轉(zhuǎn)換成二進(jìn)制后，就是兩個(gè)四位二進(jìn)制數(shù)相加/減。恰好需要八位二進(jìn)制數(shù)， 74151 就可以滿足這個(gè)要求。再結(jié)合

14、計(jì)數(shù)器和移位寄存器就能達(dá)到同步輸出目的。 加數(shù)寄存器單元：寄存器的種類也有很多，四位、八位都可以利用。經(jīng)過討論， 我們各自選出自己比較喜歡用的寄存器，我選的寄存器是 74374，因?yàn)樗慕Y(jié)構(gòu)比較 簡單，使用方便。它是八位寄存器，而我們只需要四位，所以其它四位需要懸空處理 即可。 被加數(shù)寄存器單元：與加數(shù)寄存器單元類似，由于在數(shù)值輸入部分，數(shù)值是同步 輸出地，所以只需要保持與加數(shù)寄存器單元的時(shí)鐘同步就可以了。 加法運(yùn)算電路：仔細(xì)閱讀教材之后，我們了解到做加法只需一個(gè)器件 74283，將需要運(yùn)算的數(shù)輸入后，就能輸出結(jié)果。 減法運(yùn)算電路：減法運(yùn)算比加法運(yùn)算復(fù)雜，因?yàn)樗婕暗截?fù)數(shù)問題，所以必須考 慮到

15、符號位。如果結(jié)果是負(fù)數(shù)的話，必須把它轉(zhuǎn)換成原碼。這就需要兩片 74283 和異 或門才能實(shí)現(xiàn)。 結(jié)果輸出整合電路：由于加法運(yùn)算只需要一片 74283，而減法運(yùn)算則需要兩片。 所以需要對它們的運(yùn)算結(jié)果進(jìn)行整合。經(jīng)過討論，可以用幾個(gè)二輸入與門和二輸入或 門來解決。 bcd 碼轉(zhuǎn)換電路：由于在整個(gè)過程中，都是以二進(jìn)制的形式運(yùn)算。所以，結(jié)果 出來以后也是二進(jìn)制的形式，必須把它轉(zhuǎn)換成與十進(jìn)制數(shù)相關(guān)的 bcd 碼，然后再輸 出最后結(jié)果。 總之，整個(gè)電路由各個(gè)部分構(gòu)成，只要各個(gè)模塊都設(shè)計(jì)好了，就可以完成整個(gè)設(shè) 計(jì)。 3 設(shè)計(jì)方框圖設(shè)計(jì)方框圖 數(shù)值輸入邏輯電路 寄存器 a 單元寄存器 b 單元 加法運(yùn)算電路

16、減法運(yùn)算電路 bcd 轉(zhuǎn)換電路 4 各部分電路設(shè)計(jì)及各部分電路設(shè)計(jì)及調(diào)試調(diào)試 4.14.1 簡單加簡單加/ /減運(yùn)算電路各模塊電路設(shè)計(jì)減運(yùn)算電路各模塊電路設(shè)計(jì)及調(diào)試及調(diào)試 4.1.14.1.1 數(shù)值輸入電路設(shè)計(jì)及調(diào)試數(shù)值輸入電路設(shè)計(jì)及調(diào)試 我們的數(shù)值輸入模塊設(shè)計(jì)如圖 4.1.1 所示： 圖 4.1.1-1 數(shù)值輸入電路 我們的數(shù)據(jù)輸入端采用 74151 數(shù)據(jù)選擇器，74161 計(jì)數(shù)器和 74164 移位寄存器相 互組合而成的。74151 是一個(gè) 8 輸入的數(shù)據(jù)選擇器，我們用來作為數(shù)據(jù)的輸入端口， 當(dāng)我們將要進(jìn)行計(jì)算的數(shù)據(jù)輸入到 74151 數(shù)據(jù)選擇器的時(shí)候，我們通過利用 74161 做 成的

17、8 進(jìn)制計(jì)數(shù)器將數(shù)據(jù)逐一的輸入到 74164 二輸入移位寄存器中，接下來數(shù)據(jù)就進(jìn) 入下一個(gè)單元進(jìn)行相應(yīng)的運(yùn)算。 數(shù)值輸入模塊的參數(shù)設(shè)置及仿真結(jié)果如下： 圖 4.1.1-2 數(shù)值輸入電路仿真結(jié)果 時(shí)鐘 cp1，cp2 設(shè)置如圖所示: 圖 4.1.1-3 時(shí)鐘 cp1、cp2 的設(shè)置 輸入的數(shù)據(jù) a1、a2、a3、a3、a4、b1、b2、b3、b4 為 01111111。從圖中可以看 出當(dāng)經(jīng)過 8 個(gè)時(shí)鐘周期后輸出的結(jié)果 a5、a6、a7、a8、b5、b6、b7、b8 為 01111111，如圖中熒光部分所示 ，經(jīng)測試后顯示的結(jié)果滿足我們的輸入部分的設(shè)計(jì) 目的說明輸入端模塊調(diào)試成功。 4.1.24

18、.1.2 加數(shù)寄存器加數(shù)寄存器 a a 單元的設(shè)計(jì)與調(diào)試單元的設(shè)計(jì)與調(diào)試 在運(yùn)算電路做加、減運(yùn)算之前，必須先對輸入的加數(shù)或被加數(shù)進(jìn)行存儲(chǔ)?？梢杂?來存儲(chǔ)數(shù)值的寄存器有很多種。在我的電路圖中，我采用的寄存器是 74374。該寄存 器一共可以寄存八位二進(jìn)制數(shù)，但我組的設(shè)計(jì)題目只需四位即可，故其它端口懸空處 理，且不影響結(jié)果，證明如下： 圖 4.1.2 寄存器 74374 的使用 輸入的脈沖如下： 仿真結(jié)果如下： 根據(jù)結(jié)果可知，這種使用方法是正確的。此寄存器對脈沖時(shí)鐘上升沿敏感。 4.1.34.1.3 被加數(shù)寄存器被加數(shù)寄存器 b b 單元設(shè)計(jì)單元設(shè)計(jì) 由于被加數(shù)和加數(shù)都是一個(gè)類型的數(shù)據(jù)，它們必須同

19、時(shí)輸入加法運(yùn)算電路（減法 運(yùn)算電路）中，所以 a、b 單元的脈沖時(shí)鐘必須一致，其它的差不多，故介紹從略。 在邏輯電路圖中的應(yīng)用如下： 圖 4.1.3 寄存器 a（上） 、b（下）單元 由于電路圖是由每個(gè)模塊組成，為了更好的解釋設(shè)計(jì)過程，所以報(bào)告中的各個(gè)模 塊電路圖與最后的總電路圖有一些變化，后面的模塊電路圖都是如此。 4.1.44.1.4 加法運(yùn)算電路加法運(yùn)算電路 數(shù)值從寄存器輸出以后，就進(jìn)入加法器中。如果只進(jìn)行兩個(gè)數(shù)簡單的加法，直接 用一片 74283 就能實(shí)現(xiàn)。在 74283 加法器中，cin 端口既可以接高電平，又可以接低 電平。接高電平就在運(yùn)算結(jié)果的基礎(chǔ)上加 1，接低電平就在運(yùn)算的結(jié)果

20、上加 0。輸入 端口中， a1 與 b1 相加， a2 與 b2 相加，其它依次類推。輸出端口中， cout 是 進(jìn)位端。結(jié)構(gòu)如下： 圖 4.1.4-1 加法器 74283 的簡單應(yīng)用 由于 cin 端口的雙重作用，所以我可以將其設(shè)計(jì)成為加法運(yùn)算和減法運(yùn)算的控制 端。當(dāng)給其低電平的時(shí)候，就做加法運(yùn)算（結(jié)果加 0） ；當(dāng)給其高電平的時(shí)候，就做 減法運(yùn)算（原因后面介紹） 。為了將加法和減法運(yùn)算電路整合到一起，經(jīng)過討論，我 們可以在 b 類輸入端口前加異或門。取異或門的一端作為控制信號，當(dāng)這一端輸入 0 的時(shí)候，異或門輸出的結(jié)果就和另一端的相同。當(dāng)控制信號端輸入 1 時(shí)，異或門的 輸出就和另一端的輸

21、入相反。利用異或門這個(gè)特性，可以將其一個(gè)輸入端與 cin 相 連，作為控制信號。需要做加法時(shí)，控制信號是低電平，不影響加法運(yùn)算結(jié)果的輸出。 設(shè)計(jì)如下： 圖 4.1.4-2 加法運(yùn)算電路 該 4 位加法器的仿真結(jié)果如下： 圖 4.1.4-3 加法運(yùn)算的測驗(yàn) 根據(jù)仿真結(jié)果說明該器件能實(shí)現(xiàn)的功能與我們設(shè)想的相同，即我們的這一部分模 塊調(diào)試成功。 4.1.54.1.5 減法運(yùn)算電路減法運(yùn)算電路 根據(jù)二進(jìn)制數(shù)的算術(shù)運(yùn)算方法可知，減法運(yùn)算的原理是將減法運(yùn)算變成加法運(yùn)算 進(jìn)行的。前面提到的 74283 加法運(yùn)算器既能實(shí)現(xiàn)加法運(yùn)算，又可以通過改進(jìn)實(shí)現(xiàn)減法 運(yùn)算，從而可以簡化邏輯電路結(jié)構(gòu)。 若 n 位二進(jìn)制的原

22、碼為，則與它相對應(yīng)的 2 的補(bǔ)碼為： 原 補(bǔ)= 2 原 補(bǔ)碼與反碼的關(guān)系式： 補(bǔ)= 反+ 1 設(shè)兩個(gè)數(shù) a、b 想減，利用前面兩式可得： = + 補(bǔ) 2= + 反+ 1 2 此式表明，a 減 b 可由 a 加 b 的補(bǔ)碼并減完成。 2 在此設(shè)計(jì)實(shí)驗(yàn)中，需要的是四位減法運(yùn)算，故可通過 74283 完成。根據(jù)提示，我 們需要的是一個(gè)數(shù)加上另一個(gè)數(shù)的反碼加 1。在 b 類輸入端口前加非門就能實(shí)現(xiàn)一個(gè) 數(shù)的求反，把 74283 的 cin 端口輸入高電平就能實(shí)現(xiàn)結(jié)果加 1。加法器相加的結(jié)果為： + 反+ 1 其邏輯電路圖如下： 圖 4.1.5-1 4 位減法運(yùn)算邏輯圖(上) 由于，相加結(jié)果與相減只能由

23、加法器進(jìn)位輸出信號完成。 2= 24= (10000) 2 當(dāng)進(jìn)位輸出信號為 1 時(shí)，它與的差為 0；當(dāng)進(jìn)位輸出信號為 0 時(shí)，它與的差值為 22 1，同時(shí)還應(yīng)發(fā)出借位信號。因此，只要將進(jìn)位信號取反即實(shí)現(xiàn)了減的運(yùn)算，取反 2 后的輸出為 1 時(shí)需要借位，故其結(jié)果也可當(dāng)作借位信號。當(dāng)借位信號為 1 時(shí)，表示差 值為負(fù)數(shù)；當(dāng)借位信號為 0 時(shí)，差值為正數(shù)。 假設(shè) a、b 兩數(shù)想減，由于 a-b0 的運(yùn)算結(jié)果是 a-b0 的運(yùn)算結(jié)果的絕對值的 補(bǔ)碼。要使差值以原碼形式輸出，則需要對減法運(yùn)算的結(jié)果進(jìn)行轉(zhuǎn)換。根據(jù)前面可知， 將補(bǔ)碼再求補(bǔ)得原碼。 減法運(yùn)算的完整電路圖如下： 圖 4.1.5-2 4 位減法

24、運(yùn)算邏輯圖（下） 圖中，a1、a2、a3、a4 接低電平。減法運(yùn)算所得的差值輸入到異或門的一個(gè) 輸入端，而另一端輸入端由借位信號控制。當(dāng)借位信號為 1 時(shí)，sum4sum1 取反， 并與 cin=1 相加，實(shí)現(xiàn)求補(bǔ)運(yùn)算；當(dāng)借位信號為 0 時(shí)，sum4sum1 不取反，加法 器也不實(shí)現(xiàn)加 1 運(yùn)算，維持原碼。所以，為了區(qū)分正數(shù)與負(fù)數(shù)，設(shè)計(jì)總的邏輯電路時(shí) 在借位信號處接一個(gè)輸出表示符號位（結(jié)果為 1 則為正，反之為負(fù)） ，后面介紹。 差值為正數(shù)的仿真結(jié)果如下所示： 圖 4.1.5-3 差值為正的運(yùn)算結(jié)果 差值為負(fù)數(shù)的仿真結(jié)果如下： 圖 4.1.5-4 差值為負(fù)的運(yùn)算結(jié)果 4.1.64.1.6 加加

25、/ /減法運(yùn)算整合電路減法運(yùn)算整合電路 加法運(yùn)算與減法運(yùn)算完成后，需要將它們進(jìn)行整理，融入到一個(gè)邏輯電路圖中。 同樣是利用異或門的特性，在 74283 的輸入端的合適端口接入幾個(gè)異或門就能達(dá)到要 求。 其邏輯電路圖如下： 圖 4.1.6 加/減法運(yùn)算電路 圖中， ctrl 的作用是控制加法與減法，當(dāng)其為低電平的時(shí)候就運(yùn)算加法；是高 電平的時(shí)候就運(yùn)算減法。第一片 74283 輸出的是加法運(yùn)算的結(jié)果，接入另外的電路中 與減法運(yùn)算的結(jié)果相整合后，再輸入 bcd 轉(zhuǎn)換電路中；第二片 74283 輸出的是減法 運(yùn)算的結(jié)果，與加法運(yùn)算輸出電路相整合后一起輸入 bcd 轉(zhuǎn)換電路中。 為了區(qū)分減法結(jié)果是正數(shù)還

26、是負(fù)數(shù)，所以需在非門后面加一個(gè)輸出，但是做加法 的時(shí)候符號位一定是低電平。為了滿足要求，可以在非門后做一個(gè)分支接入與門的一 個(gè)端口，與門的另一端口接 ctrl。這樣，當(dāng)我需要做加法的時(shí)候， ctrl 是 0，0 與任 何數(shù)相與后，結(jié)果都是零，故符號位 f 的輸出結(jié)果是低電平；當(dāng)需要做減法的時(shí)候， ctrl 是 1，如果借位信號是 0（不需借位，結(jié)果為正數(shù)） ，則相與后符號位 f 是低電 平，反之則是高電平。由于這個(gè)模塊有兩個(gè)輸出端，故其測驗(yàn)與運(yùn)算結(jié)果整合電路放 一起。 4.1.74.1.7 加加/ /減法運(yùn)算結(jié)果整合電路減法運(yùn)算結(jié)果整合電路 這一模塊的邏輯電路圖如下： 圖 4.1.7-1 加/

27、減法運(yùn)算結(jié)果整合電路 當(dāng)加法運(yùn)算電路和減法運(yùn)算電路的設(shè)計(jì)分別完成以后，為了使運(yùn)算結(jié)果在一個(gè)電 路圖的輸出端口輸出，以完成整個(gè)電路圖的設(shè)計(jì)，必須將它們的運(yùn)算結(jié)果也整合起來。 由于控制加法和減法是由一個(gè)單獨(dú)的輸入 ctrl 完成，所以可以從它入手。當(dāng)我需 要做加法的時(shí)候，需要實(shí)現(xiàn)的最終目的是使代表加法運(yùn)算結(jié)果的二進(jìn)制數(shù)經(jīng)過一系列 電路后，在不改變結(jié)果的情況下，輸入到 bcd 轉(zhuǎn)換電路中；同理，減法亦如此。 以加法為例:在 ctrl 輸入端后面可以接一個(gè)非門，則經(jīng)非門輸出后為高電平 1，根 據(jù)與門的特性：1 與任何數(shù)相與，結(jié)果都是這個(gè)數(shù)；如果將與門的一個(gè)輸入端接“加 法運(yùn)算結(jié)果” ，另一個(gè)輸入端接在

28、非門后；那么，經(jīng)與門輸出的數(shù)就是加法運(yùn)算的和。 所以，一共需要 5 個(gè)與門。由于 74283 的功能就是做加法，所以必須考慮到第二片 74283 的輸出結(jié)果產(chǎn)生的影響。要解決這個(gè)問題，只需在第二片 74283 的每個(gè)輸出端 口后面接一個(gè)與門，與門的另一個(gè)輸入端口接低電平 0，得到低電平也很容易，只需 在 ctrl 后的非門后面再接一個(gè)非門。 這樣，我做加法的時(shí)候，下面的減法輸出端的結(jié)果都是 0；當(dāng)切換為做減法的時(shí) 候， ctrl 為高電平 1，上面的加法輸出端的結(jié)果都是 0。但是最終的輸出結(jié)果只有一 個(gè)，所以將加法輸出端和減法輸出端同時(shí)接入同一個(gè)或門，一共需要 5 個(gè)或門。其功 能是：加法運(yùn)算

29、結(jié)果和 0 相或以后，或門輸出的結(jié)果還是加法運(yùn)算的結(jié)果；同理，也 能實(shí)現(xiàn)減法的運(yùn)算。為了銜接，所以調(diào)試的時(shí)候需要與上面模塊的電路圖融合。 輸出加法運(yùn)算結(jié)果的仿真如下： 圖 4.1.7-2 加法運(yùn)算結(jié)果的輸出 輸出減法運(yùn)算結(jié)果的測驗(yàn)如下： 圖 4.1.7-3 減法運(yùn)算結(jié)果的輸出（負(fù)數(shù)） 經(jīng)校驗(yàn)，此模塊電路設(shè)計(jì)符合要求。 4.1.8bcd4.1.8bcd 碼轉(zhuǎn)換電路碼轉(zhuǎn)換電路 bcd 轉(zhuǎn)換電路如下： 圖 4.1.8-1 bcd 碼轉(zhuǎn)換電路 根據(jù)設(shè)計(jì)要求，最后的輸出結(jié)果應(yīng)該是 bcd 碼。與 bcd 碼有直接關(guān)系的是十 進(jìn)制數(shù)，但是整個(gè)邏輯電路運(yùn)行的都是二進(jìn)制碼。所以這個(gè)模塊的功能是將二進(jìn)制碼 轉(zhuǎn)換

30、成 bcd 碼，然后輸出，完成整個(gè)電路圖的設(shè)計(jì)。 對于這部分模塊的設(shè)計(jì)，我們主要使用型號為 8fadd 的加法器來實(shí)現(xiàn) bcd 的轉(zhuǎn) 換。8fadd 的功能與 74283 的功能類似，區(qū)別在于 8fadd 實(shí)現(xiàn)的是 8 位二進(jìn)制數(shù)相加， 74283 實(shí)現(xiàn)的是 4 位二進(jìn)制數(shù)相加。 首先就是要了解用二進(jìn)制碼表示的十進(jìn)制數(shù)轉(zhuǎn)換成用 bcd 碼來表示十進(jìn)制數(shù)的 轉(zhuǎn)換關(guān)系。對于十進(jìn)制數(shù)而言，從 0 到 9 的二進(jìn)制碼與 bcd 碼是相同的。在此設(shè)計(jì) 題目中，超過 9 以后的數(shù)，即從 1010 到 10010 之間的二進(jìn)制數(shù)轉(zhuǎn)換為 bcd 碼時(shí)， 就需要在原來的二進(jìn)制數(shù)上加 0110，這樣就可以實(shí)現(xiàn)與二

31、進(jìn)制相對應(yīng)的十進(jìn)制數(shù)用 bcd 碼來表示了。 知道轉(zhuǎn)換原理后，接下來就是如何實(shí)現(xiàn)的問題了。前面模塊輸出的二進(jìn)制數(shù)是 5 位的二進(jìn)制數(shù)，所以我們設(shè)從高位到低位的輸出分別是 a5、a4、a3、a2、a1。接 下來分析，從 00000 到 01001 的二進(jìn)制碼轉(zhuǎn)換為 bcd 碼表示時(shí)就不需要加 0110 ， 而從 01010 到 10010 之間的二進(jìn)制碼就需要加 0110。 所以根據(jù)這兩組數(shù)的特點(diǎn)能分 析出什么情況才加 0110。首先，當(dāng) a4 為 1 的時(shí)候，不論 a4、a3、a2、a1 是什么， 都需要加 0110；當(dāng) a4 為 0 的時(shí)候，那么，接下來就要看 a4 的情況，如果 a4 為

32、0，那么不論 a3、a2、a1 是什么都不需要加 0110；當(dāng) a4 為 1 時(shí)，則 a3、a2 至少 有一個(gè)是 1，否則不加 0110。綜上所述，加 0110 的條件是：a3 與 a2 相或后的結(jié)果 和 a4 相與，輸出的結(jié)果再和 a5 相或，若此結(jié)果輸出為 1，則需要加,0110，否則加 0000。 所以，連接電路圖的方法是：將 a1、a2、a3、a4、a5 分別與 8fadd 的 a1、a2、a3、a4、a5 相連接，然后使用與門和或門實(shí)現(xiàn)判斷是否加 0110 的條件， 并將輸出的結(jié)果接到 b2 、b3 上，這樣我們就實(shí)現(xiàn)了 bcd 碼的轉(zhuǎn)換。 下面是 bcd 轉(zhuǎn)換電路的仿真結(jié)果： 圖

33、4.1.8-2 bcd 轉(zhuǎn)換電路的測驗(yàn) 根據(jù)仿真結(jié)果顯示，我們設(shè)計(jì)的轉(zhuǎn)換電路是正確的。 5 5 簡單加簡單加/ /減運(yùn)算電路過程分析減運(yùn)算電路過程分析 5.15.1 簡單加簡單加/ /減運(yùn)算電路的總電路圖減運(yùn)算電路的總電路圖 圖 5.1.1 簡單加/減運(yùn)算電路總電路圖 5.25.2 電路圖的工作過程分析電路圖的工作過程分析 本次設(shè)計(jì)的電路是簡單加/減法運(yùn)算電路，該電路可以實(shí)現(xiàn) 0 到 9 之間的簡單的 加減法運(yùn)算，下面是該電路的各個(gè)部分的工作過程分析. 5.2.15.2.1 輸入電路的工作過程分析輸入電路的工作過程分析 首先我們將要進(jìn)行運(yùn)算的 0 到 9 之間的，需要做加減法運(yùn)算的任意兩位二進(jìn)

34、制數(shù) 據(jù)，同時(shí)輸入到型號為 74151 的數(shù)據(jù)選擇器之中，例如，將要送給 a 寄存器的 a4、a3、a2、a1 分別賦值為 1000，將要送給 b 寄存器的 b4、b3、b2、b1 分別賦值為 1001，實(shí)際上就是在進(jìn)行二進(jìn)制 8 與 9 的加減法運(yùn)算。用 74161 實(shí)現(xiàn) 8 進(jìn)制計(jì)數(shù)功能， 這樣做是為了讓數(shù)據(jù)選擇器有時(shí)間規(guī)律的將里面的數(shù)據(jù)逐一的輸出，在后面使用了 74164 移位寄存器來接收從 74151 數(shù)據(jù)選擇器輸出出來的數(shù)據(jù)。只需要將 74161 的時(shí) 鐘與 74164 的時(shí)鐘頻率設(shè)置相同就可以了，這樣只要經(jīng)過 8 個(gè)時(shí)鐘周期后就可以將數(shù) 據(jù)從數(shù)據(jù)選擇器中全部轉(zhuǎn)移到移位寄存器里面。仿

35、真結(jié)果如下： 圖 5.2.1 輸入電路的工作過程分析 接下來就應(yīng)該分別把數(shù)據(jù)存入寄存器 a ，b 單元了。 5.2.25.2.2 寄存器寄存器 a,a, b b 單元的工作過程分析單元的工作過程分析 這部分設(shè)計(jì)的特色就是將要進(jìn)行加/減運(yùn)算的數(shù)據(jù)從移位寄存器里可以同時(shí)分別 輸入到寄存器 a、b 單元中去，而不是通過讓寄存器 a、b 的時(shí)鐘不同來分別讓 a 、b 寄存器得到數(shù)據(jù)。就是說可以將寄存器 a、b 的時(shí)鐘設(shè)置相同，因?yàn)橐嫒?a、b 寄存器的是移位寄存器的時(shí)鐘經(jīng)過 8 個(gè)周期后的數(shù)據(jù)。所以 a、b 的 cp 時(shí)鐘 設(shè)置為移位寄存器的 16 倍就可以將我們需要的數(shù)據(jù)分別存入寄存器 a、 b

36、了。同時(shí) 把寄存器 a 、b 的始能端接入與其 cp 時(shí)鐘相反的時(shí)鐘 cpl 。 寄存器 a 中得到的數(shù)據(jù)仿真結(jié)果如下： 圖 5.2.2-1 寄存器 a 獲得的數(shù)據(jù) 寄存器 b 中得到的數(shù)據(jù)仿真結(jié)果如下： 圖 5.2.2-2 寄存器 b 獲得的數(shù)據(jù) 接下來數(shù)據(jù)又要進(jìn)入下一個(gè)環(huán)節(jié)，即整個(gè)電路的核心環(huán)節(jié)加減運(yùn)算單元。 5.2.35.2.3 加減運(yùn)算整合電路的工作過程分析加減運(yùn)算整合電路的工作過程分析 這部分模塊是整個(gè)電路的核心所在，該模塊可以實(shí)現(xiàn)二進(jìn)制數(shù)據(jù)的加/減法運(yùn)算 并得到我們想要看到的結(jié)果，該模塊的主要由型號為 74283 的全加器、異或門、與門、 非門等邏輯門共同組合構(gòu)成。 在輸入的時(shí)候還

37、有一個(gè)加、減控制器通過給高/低電平信號就可以自動(dòng)的實(shí)現(xiàn)加 法或減法運(yùn)算功能。 當(dāng)從寄存器中得到數(shù)據(jù)的同時(shí)該模塊就自動(dòng)的將數(shù)據(jù)進(jìn)行加/減運(yùn)算并將運(yùn)算后 的結(jié)果輸出.該模塊加法運(yùn)算的仿真結(jié)果如下： 圖 5.2.3-1 加法運(yùn)算結(jié)果 該模塊減法運(yùn)算的仿真結(jié)果如下： 圖 5.2.3-2 減法運(yùn)算結(jié)果 因?yàn)閳D中 a4 和 b4 分別為加數(shù)和被加數(shù)的最高位，所以為了方便看出結(jié)果的正確 與否。在仿真的時(shí)候分別將加數(shù) a 與加數(shù) b 中的高位放在最上邊，圖中 fhao 為符號 位當(dāng)其是“0”時(shí)代表正數(shù)是“1”時(shí)代表負(fù)數(shù)。圖中 hiqi 代表控制器，當(dāng)其置“0” 時(shí)代表進(jìn)行加法運(yùn)算；當(dāng)其置“1”時(shí)代表進(jìn)行減法運(yùn)

38、算。 5.2.45.2.4 bcdbcd 轉(zhuǎn)換電路的工作過程分析轉(zhuǎn)換電路的工作過程分析 運(yùn)算結(jié)束后，我們需要將數(shù)據(jù)用 bcd 碼來表示。所以在運(yùn)算器的后面要接入一 個(gè) bcd 碼轉(zhuǎn)換器模塊 。模塊已在前面的 bcd 設(shè)計(jì)思路中詳細(xì)說明，下面是經(jīng) bcd 轉(zhuǎn)換電路的后的仿真結(jié)果： 圖 5.2.4-1 bcd 轉(zhuǎn)換結(jié)果 由此可見該電路成功的實(shí)現(xiàn)了 bcd 碼的轉(zhuǎn)換，即完成了整體的過程分析。 整體電路仿真如下，結(jié)果由兩個(gè)截圖組成： 圖 5.4.2-2 總電路圖仿真結(jié)果 6 6 元器件清單元器件清單 序號元器件名稱型號數(shù)量 1數(shù)據(jù)選擇器741511 片 2計(jì)數(shù)器741611 片 3移位寄存器74164

39、1 片 4寄存器743742 片 5四位加法器742832 片 6八位加法器8fadd1 片 7非門not4 個(gè) 8二輸入與門and212 個(gè) 9二輸入或門or27 個(gè) 10異或門xor8 個(gè) 7 7 主要元器件介紹主要元器件介紹 7.1 數(shù)據(jù)選擇器 74151 7.1.1 引腳圖 7.1.2 功能表 表 7.1.2 74hc151 的功能表 輸 入輸 出 使能 選 擇 210 h l l l l l l l l h l h l l h d0 0 d1 1 d2 2 l l l l l l h h h l l h l h h h l h h h d3 3 d4 4 d5 5 d6 6 d7 7

40、 7.2 計(jì)數(shù)器 74161 7.2.1 引腳圖 7.2.2 功能表 表 7.2.2 74lvc161 的功能表(基于教材) 輸入輸出 清 零 預(yù)置 使能 cep cet 時(shí)鐘 cp 預(yù)置數(shù)據(jù)輸入 3 2 1 0 3 2 1 0 進(jìn)位 tc l h h h h l h h h l l h h 3 2 1 0 l l l l 3210 保持 保持 計(jì)數(shù) l # # l # 7.3 移位寄存器 74164 7.3.1 引腳圖 7.3.2 功能表 表 7.3.2 74164 的功能表 7.4 寄存器 74374 7.4.1 引腳圖 7.4.2 功能表 表 7.4.2 74374 的功能表 7.5 四位加法器 74283 7.5.1 引腳圖 7.5.2 功能表 表 7.5.2 74283 的功能表 小結(jié)小結(jié) 我們這次數(shù)字電子技術(shù)基礎(chǔ)課程設(shè)計(jì)的內(nèi)容是簡單加/減運(yùn)算電路，剛開始拿到 這個(gè)題目的時(shí)候，自己很高興，因?yàn)楦杏X這個(gè)題目并不難。通過老師的講解，我們了 解了這個(gè)電路圖的基本結(jié)構(gòu)，然后各個(gè)擊破。可是當(dāng)我們?nèi)プ龅臅r(shí)候才發(fā)現(xiàn)并不是那 么簡單。 首先最大的問題就是知識的缺乏，不能信手拈來。由于平時(shí)考試的內(nèi)容和課程設(shè) 計(jì)需要完成的內(nèi)容的重點(diǎn)不一樣。所以做課設(shè)的時(shí)候還得去研究新的東西，再加上時(shí) 間比較短，我們沒有充分的準(zhǔn)備，更顯得心浮氣躁。在設(shè)計(jì)前期的時(shí)候，我組進(jìn)度比 較慢。查資料也遇到了困難，