mfsk數字信號頻帶傳輸系統(tǒng)的設計 課程設計

1、湖南文理學院湖南文理學院課程設計報告課程設計報告課程名稱： 通信系統(tǒng)課程設計 專業(yè)班級： 通信工程 12101 班 學號（13）學生姓名： 張 瑤 指導教師： 楊智 完成時間： 2015 年 11 月 29 日 報告成績： 湖南文理學院制評閱意見： 評閱教師 日期 目錄1 緒論 .11.1 MAXPLUXII 簡介.21.2 VHDL 語言簡介.42 方案論證 .52.1 FPGA 簡介.52.2 FPGA 概述.52.3 ALTERA 可編程邏輯器件簡介.63 多進制數字調制原理 .73.1 MFSK 簡介 .73.2 多進制數字頻率調制的原理.73.3 多進制數字頻率解調的原理.83.4

2、MFSK 調制解調原理.93.5 MFSK 信號的頻譜、帶寬及頻帶利用率 .103.6 MFSK 系統(tǒng)的誤碼性能 .114 MFSK 的 VHDL 建模與設計 .114.1 MFSK 調制電路的 VHDL 建模與設計及實現.114.2 MFSK 解調電路的 VHDL 建模與設計及實現.134.3 MFSK 調制解調電路的 VHDL 建模與設計及實現.155 硬件實現 .165.1 程序下載.16附錄 .2001 緒論如今社會通信技術的發(fā)展速度可謂日新月異，計算機的出現在現代通信技術的各種媒體中占有獨特的地位，計算機在當今社會的眾多領域里不僅為各種信息處理設備被使用，而且它與通信向結合，使電信業(yè)

3、務更加豐富。隨著人類經濟和文化的發(fā)展，人們對通信技術性能的需求也越來越迫切，從而又大大推動了通信科學的發(fā)展。在通信理論上，先后形成了“過濾和預測理論” 、 “香濃信息論” 、 “糾錯編碼理論” 、“信源統(tǒng)計特性理論” 、 “調制理論”等。通信作為社會的基本設施和必要條件，引起的世界各國的廣泛關注，通信的目的就是從一方向另一方傳送信息，給對方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號才能便于遠距離快速傳輸和進行各種處理。雖然基帶信號可以直接傳輸，但是目前大多數信道不適合傳輸基帶信號。現有通信網的主體為傳輸模擬信號而設計的，基帶數字信號不能直接進入這樣的通信網?；鶐盘栆话?/p>

4、都包含有頻率較低，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進行傳輸，必須使代表信息的原始信號經過一種變換得到另一種新信號，這種變換就是調制。實際中一般選正弦信號為基帶信號，稱為載波信號。代表所傳信息的原始信號，使調制載波的信號。調制就是從載波的一個參量的變化來反映調制信號變化的過程。用載波幅度的變化來反映調制信號的稱為振幅調制；用載波的頻率、相位反映調制信號變化的調制分別成為頻率調制和相位調制。而實現這些調制過程

5、得設備成為調制器。從已調波形中恢復調制信號的過程稱為解調，相應的設備成為解調器。一般講調制器和解調器做成一個設備，可用于雙向傳輸，稱為調制解調器。調制的另一目的是便于線路復用。在進行多路傳輸時，各路數據的原始基帶型號的頻譜往往是相互重疊的，不能在同一線路上同時輸出。經過調制后，各路信號可已搬移到頻帶互不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾?；谶@種目的，信號經調制后在傳輸的方式又稱為頻帶傳輸。調制信號時模擬信號的稱為模擬調制，模擬調制是對載波信號的參量進行連續(xù)調制，在接受端則對載波信號的調制參量連續(xù)地估值；而數字調制則是用載波的某些離散狀態(tài)來表征所傳輸的信息，在接受端也只要對載波信號

6、的離散調制參量進行檢測。二進制數字調制所用調制信號由代表“0” “1”的數字信號脈沖序列組成。因此，數字調制信號也成為鍵控信號。在二進制振幅調制、頻率調制和相位調制分別稱為振幅鍵控（ASK） 、頻移鍵控（FSK） 、相移鍵控（PSK） 。數字調制產生模擬信號，其載波參量的離散狀態(tài)是與數字數據相對應的，這種信號適宜于在帶通型的模擬信道上傳輸。1頻率調制是利用載波的頻率變化來傳輸信息的，其中最簡單的一種方式是多進制頻移鍵控(MFSK)調制，它是繼振幅鍵控信號之后出現比較早的一種調制方式。由于它的抗衰減性能優(yōu)于 ASK，設備又不算復雜，實現也比較容易，所以一直在很多場合，例如在中低速數據傳輸，尤其在

7、有衰減的無線信道中廣泛應用。多進制頻移鍵控（MFSK）用靠近在載波的多個不同頻率表示兩個二進制數。MFSK 信號有兩種產生方法：載波調頻法和頻率選擇法。載波調頻法產生的是相位連續(xù)的 MFSK 信號，相位連續(xù) MFSK信號一般由一個振蕩器產生，用基帶信號改變振蕩器的參數，使震蕩頻率發(fā)生變化，這時相位是連續(xù)的。頻率選擇法一般是相位不連續(xù)的 MFSK 信號，相位不連續(xù)的 MFSK信號一般由四個不同頻率的振蕩器長生，由基帶信號控制著四個頻率信號的輸出。由于這兩個振蕩器是相互獨立的因此在轉換或相反的過程中，不能保證相位的連續(xù)。了解了 MFSK 信號的基本概念后，利用 Max-plus軟件中的 VHDL

8、語言對 MFSK 頻移鍵控系統(tǒng)就行調制、解調的程序設計；程序設計運行成功后，在利用 VHDL 語言對 MFSK 頻移鍵控系統(tǒng)進行調制、解調的波形仿真；最后通過 VHDL 語言制作出 MFSK 頻移鍵控系統(tǒng)調制、解調的電路圖。在數字通信中，數字信號傳輸系統(tǒng)分為基帶傳輸系統(tǒng)和載波傳輸系統(tǒng)。在數字載波傳輸系統(tǒng)中，數字信號對高頻載波進行調制，變?yōu)轭l帶信號，通過信道傳輸，在接收端解調后恢復成原來的數字信號。數字信號對載波的調制與模擬信號對載波的調制過程類似，同樣可以用數字信號去控制正弦載波的振幅、頻率或相位的變化。但由于數字信號具有時間和取值離散的特點，從而使受控載波的參數變化過程離散化，因此這種調制過

9、程又稱為“鍵控法” 。 數字調制過程中處理的是數字信號, 而載波有振幅、頻率和相位 3 個變量, 且二進制的信號只有高低電平兩個邏輯量 1 和 0, 所以數字調制最基本的方法有 3 種：對載波的振幅調制稱為振幅鍵控(ASK)；對載波的頻率調制稱為頻移鍵控(FSK)；對載波的相位調制稱為相移鍵控(PSK)。根據所處理的基帶信號的進制不同分為二進制和多進制調制。多進制數字調制與二進制相比, 在相同的信息傳輸速率條件下，可以使傳輸頻帶壓縮 k 倍，從而提高了通信系統(tǒng)的有效性。1.11.1 MAXPLUXIIMAXPLUXII 簡介簡介前面已提到，MAX+PLUS II 是開發(fā) ALTERA 公司 F

10、PGA 產品的軟件工具。利用MAX+PLUS II 提供的設計環(huán)境和設計工具，可以靈活高效地完成各種數字電路設計。在 MAX+PLUS II 中 FPGA 的設計流程如下： 1設計的輸入MAX+PLUS II 中有三種輸入方式：圖形輸入、文本輸入、波形輸入，分別利用MAX+PLUS II 的 Graphic Editor、Text Editor、Waveform Editor。圖形輸入即輸入2電路原理圖，不僅可以使用 MAX+PLUS II 中豐富的圖形器件庫，而且可以使用幾乎全部的標準 EDA 設計工具。文本輸入方式支持 ALTERA 公司的 AHDL 語言，同時兼容 VHDL和 Veril

11、og HDL。波形輸入允許設計者通過只編輯輸入波形，而由系統(tǒng)自動生成該功能模塊。2設計實現設計實現意味著在所選的 FPGA 器件內物理地實現所需邏輯。這個過程主要由MAX+PLUS II 中的核心部分編譯器(Compiler)完成。它主要依據設計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數據文件。3設計仿真仿真器(Simulator)和時延分析器(Timing Analyzer)利用編譯器產生的數據文件自動完成邏輯功能仿真和延時特性仿真。在仿真文件中加載不同的激勵，可以觀察中結果以及輸出波形。必要時，可以返回設計輸入階段，修改設計輸入，最終達到設計要求。4器件編程與測試在仿真結果

12、正確以后，就可以進行器件編程，即通過編程器（Programmer）將設計下載到實際芯片中。下載之后，仍需進行動態(tài)仿真，因為在上一步驟的仿真屬于靜態(tài)時序仿真，并未涉及實際器件。動態(tài)仿真是將實際信號送入實際芯片中進行的時序驗證。最后則是測試芯片在系統(tǒng)中的實際運行性能。1.1.1 Max-plus開發(fā)系統(tǒng)的特點1、開放的界面Max-plus 支持與 Cadence，Exemplar logic，Mentor Graphics，Simplicity，View logic 和其它公司所提供的 EDA 工具接口。2、與結構無關Max-plus系統(tǒng)的核心 Complier 支持 Altera 公司的FLEX

13、10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境。3、完全集成化Max-plus的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調試、縮短開發(fā)周期。4、豐富的設計庫Max-plus提供豐富的庫單元供設計者調用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數化的兆功能（Mage-Function） 。5、模塊化工具3設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。6、硬件

14、描述語言（HDL）Max-plus軟件支持各種 HDL 設計輸入選項，包括 VHDL、Verilog HDL 和 Altera自己的硬件描述語言 AHDL。1.21.2 VHDLVHDL 語言簡介語言簡介VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language,誕生于 1982 年。1987 年底，VHDL 被 IEEE 代了原有的非標準的硬件描述語言和美國國防部確認為標準硬件描述語言。數據類型，常數和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設計，即對庫的使用。庫可由用戶生成或芯片制造

15、商提供，以便共享。實體是描述系統(tǒng)的外部端口，實體說明用于描述設計系統(tǒng)的外部端口輸入、輸出特征；結構體是描述系統(tǒng)內部的結構和行為，即用于描述設計系統(tǒng)的行為、系統(tǒng)數據的流程和系統(tǒng)內部的結構及其實現的功能。配置為屬性選項，描述層與層之間、實體與結構體之間的連接關系，比如高層設計需要將低層實體作為文件加以利用，這就要用到配置說明，用于從庫中選取所需設計單元來組成系統(tǒng)設計的不同版本。程序包為屬性選項，用于把共享的定義放置其中，具體地說主要用來存放各種設計的模塊都能共享的數據類型、常量和子程序等。庫主要用于存放已經編譯的實體、結構體、程序包和配置，可由用戶自主生成或有 ASIC 芯片制造商提供相應的庫，以

16、便于設計中為大家所共享。相對于其他硬件設計語言，1.2.1 VHDL 具有如下優(yōu)點：1、 用于設計復雜的、多層次的設計，支持設計庫和設計的重復使用；2、 與硬件獨立，一個設計可用于不同的硬件結構，而且設計時不必了解過多的硬件細節(jié)；3、 有豐富的軟件支持 VHDL 的綜合和仿真，從而能在設計階段就能發(fā)現設計中的Bug，縮短設計時間，降低成本；4、 有良好的可讀性，容易理解。VHDL 主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個

17、元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分） ，既涉及實體的內部功能和算法完成部分。在對一個4設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。VHDL 語言的基本結構：一個完整的 VHDL 語言程序通常包括實體聲明（Entity Declaration） 、結構體（Architecture Body） 、配置（Configuration） 、程序包（Package）和庫（Library）五個組成部分。其中實體和結構體是不可缺少的。前 4種是可分別是編譯的源

18、設計單元。庫存放已編譯的實體，結構體，配置和包；實體用于描述系統(tǒng)內部的結構和行為；包存放各設計模塊都能共享的5、 有良好的可讀性，容易理解5。2 方案論證2.12.1 FPGAFPGA 簡介簡介FPGA 是現場可編程門陣列器件(Field Programmable Gate Array)的簡稱，它是復雜可編程邏輯器件(Complex Programmable Logic Device)的一個分支。在過去的課程設計中用的最多的是 ALTERA 公司的 MAX7000s 系列芯片，本次設計仍將使用它們。2.22.2 FPGAFPGA 概述概述圖 2.1 FPGA 結構原理圖FPGA 通常由布線資源

19、圍繞的可編程單元構成陣列，又由可編程 I/O 單元圍繞陣列構成整個芯片。其內部結構稱為 LCA（Logic Cell Array） ，由可編程邏輯塊（CLB） 、可編程輸入輸出模塊（IOB）和可編程內部連線（PIC）三個部分組成。排成陣列的邏輯單元由布線通道中的可編程連線連接起來實現一定的邏輯功能。FPGA 是由掩膜可編程門陣列和可編程邏輯器件演變而來的，將它們的特性結合在5一起，使得 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。鑒于此，FPGA 是可編程邏輯器件的一個發(fā)展趨勢。FPGA 由可編程邏輯單元陣列、布線資源和可編程的 IO 單元陣列構成，一個FPG

20、A 包含豐富的邏輯門、寄存器和 IO 資源。一片 FPGA 芯片就可以實現數百片甚至更多個標準數字集成電路所實現的系統(tǒng)。 FPGA 的結構靈活，其邏輯單元、可編程內部連線和 IO 單元都可以由用戶編程，可以實現任何邏輯功能，滿足各種設計需求。其速度快，功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。使用 FPGA 還可以實現動態(tài)配置、在線系統(tǒng)重構（可以在系統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關或時間相關的任務）及硬件軟化、軟件硬化等功能。 鑒于高頻疲勞試驗機控制器控制規(guī)模比較大，功能復雜，故我們在研制過程中，在傳統(tǒng)試驗機控制器的基礎上，通過 FPGA 技術及微機技術兩者的結

21、合，來全面提升控制器系統(tǒng)的性能，使整機的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術的先進性。2.32.3 ALTERAALTERA 可編程邏輯器件簡介可編程邏輯器件簡介可編程邏輯器件的兩種主要類型是現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD） 。 在這兩類可編程邏輯器件中，FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能。 現在最新的 FPGA 器件，如 Xilinx Virtex系列中的部分器件，可提供八百萬系統(tǒng)門（相對邏輯密度） 。 這些先進的器件還提供諸如內建的硬連線處理器（如 IBM Power PC） 、大容量存儲器、時鐘管理系統(tǒng)等特

22、性，并支持多種最新的超快速器件至器件（device-to-device）信號技術。 FPGA 被應用于范圍廣泛的應用中，從數據處理和存儲，以及到儀器儀表、電信和數字信號處理等。 與此相比，CPLD 提供的邏輯資源少得多 - 最高約 1 萬門。 但是，CPLD 提供了非常好的可預測性，因此對于關鍵的控制應用非常理想。 而且如 Xilinx Cool Runner系列 CPLD 器件需要的功耗極低 。可編程邏輯器件，英文全稱為：programmable logic device 即 PLD。 PLD 是作為一種通用集成電路產生的，他的邏輯功能按照用戶對器件編程來確定。一般的 PLD 的集成度很高，

23、足以滿足設計一般的數字系統(tǒng)的需要。這樣就可以由設計人員自行編程而把一個數字系統(tǒng)“集成”在一片 PLD 上，而不必去請芯片制造廠商設計和制作專用的集成電路芯片了。 PLD 與一般數字芯片不同的是： PLD 內部的數字電路可以在出廠后才規(guī)劃決定，有些類型的 PLD 也允許在規(guī)劃決定后再次進行變更、改變，而一般數字芯片在出廠前就已經決定其內部電路，無法在出廠后再次改變，事實上一般的模擬芯片、混訊芯片也都一樣，都是在出廠后就無法再對其內部電路進行調修。6PLD 與一般數字芯片不同的是： PLD 內部的數字電路可以在出廠后才規(guī)劃決定，有些類型的 PLD 也允許在規(guī)劃決定后再次進行變更、改變，而一般數字芯

24、片在出廠前就已經決定其內部電路，無法在出廠后再次改變，事實上一般的模擬芯片、混訊芯片也都一樣，都是在出廠后就無法再對其內部電路進行調修。目前 FPGA 的邏輯功能塊在規(guī)模和實現邏輯功能的能力上存在很大差別。在這方面美國 ALTERA 公司以雄厚的技術實力、獨特的設計構思和功能齊全的芯片開發(fā)系統(tǒng)在激烈的市場競爭中脫穎而出。為滿足更廣泛的設計要求，ALTERA 公司對其開發(fā)的 FPGA 器件進行了改進，推出了功能超過普通 FPGA 的 FLEX8000 系列。再后來又推出了MAX7000S 系列產品。通過該公司的先進的芯片開發(fā)軟件 MAX+PLUS II，用戶可以任意對芯片進行編程、加密或用軟件代

25、替硬件，以滿足自己的設計需要。本課題就是基于 MAX7000S 系列芯片，運用 MAX+PLUS II 軟件進行設計的。3 多進制數字調制原理3.13.1 MFSKMFSK 簡介簡介多進制數字頻率調制（MFSK）簡稱多頻制，是 2FSK 方式的推廣。它是用不同的載波頻率代表種數字信息。多進制頻鍵控（MFSK）的基本原理和 2FSK 是相同的，其調制可以用頻率鍵控法（頻率選擇法）和模擬的調頻法來實現，不同之處在于使用鍵控法時其供選的頻率有 M 個，選擇邏輯電路也比較復雜。MFSK（多進制頻移控），是一種在各種頻率離散音頻脈沖爆發(fā)傳送數字信息的信號調制方法。它原來是歐洲和英國政府機構在 20 世紀

26、中葉使用。在那時它叫做Piccolo,一種樂器的名字，這種樂器的聲音音調很高，就像一個 MFSK 信號經過收音機的喇叭時發(fā)出的聲音。MFSK 類似頻移監(jiān)控（FSK），但是使用的頻率要至少是兩個。最常見的 MFSK 形式使用 16 個頻率，叫做 MFSK16。這些音調一次傳送一個。每個音調持續(xù)時間不到一秒。MFSK 中波特（每秒傳輸的數目）與比特/秒（bps）的比率要比二進制中小。這減少了噪音和對數據傳輸速率的干擾的錯誤的產生。為了提供更大的精確性，前向糾錯技術（FEC）被使用。MFSK 的主要缺點是信號頻帶寬，頻帶利用率低。因此，MFSK 多用于調制速率低及多徑延時比較嚴重的信道，如無線短波信

27、道。3.23.2 多進制數字頻率調制的原理多進制數字頻率調制的原理串/并變換器和邏輯電路 1 將一組組輸入的二進制碼（每 k 個碼元為一組）對應7地轉換成有 M 種狀態(tài)的一個個多進制碼。這 M 個狀態(tài)分別對應 M 個不同的載波頻率。當 某 組 k 位二進制碼到來時，邏輯電路 1 的輸出一方面接通某個門電路，讓相應的載頻發(fā)送出去，另一方面同時關閉其余所有的門電路。于是當一組組二進制碼元輸入時，經相加器組合輸出的便是一個 M 進制調頻波形，其原理框圖如下：圖 3.1 多進制頻率調制系統(tǒng)的調制方框圖3.33.3 多進制數字頻率解調的原理多進制數字頻率解調的原理MFSK 的解調同樣有相干解調、非相干解

28、調和鎖相環(huán)法解調等多種解調方式，其中非相干解調的原理如下圖所示 M 頻制的解調部分由 M 個帶通濾波器、包絡檢波器及一個抽樣判決器、邏輯電路 2 組成。各帶通濾波器的中心頻率分別對應發(fā)送端各個載頻。因而，當某一已調載頻信號到來時，在任一碼元持續(xù)時間內，只有與發(fā)送端頻率相應的一個帶通濾波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務是比較所有包絡檢波器輸出的電壓，并選出最大者作為輸出，這個輸出是一位與發(fā)端載頻相應的 M 進制數。邏輯電路 2 把這個 M 進制數譯成 k 位二進制并行碼，并進一步做并/串變換恢復二進制信息輸出，從而完成數字信號的傳輸。 其原理框圖如下：二進制信息串并轉換

29、邏輯電路f1f1f1門電路門電路門電路相加器12。 。 。M12。 。 。MMMFSK相加器8接受濾波器帶通濾波器 f1帶通濾波器 f2帶通濾波器 f3包絡檢波包絡檢波包絡檢波 抽樣判決器邏輯電路MFSK信息12二進制信息圖 3.2 多進制頻率調制系統(tǒng)的解調方框圖3.43.4 MFSKMFSK 調制解調原理調制解調原理為了提高通信系統(tǒng)傳輸信息的有效性（信息傳輸速率或系統(tǒng)的頻帶利用率）和可靠性（抗噪聲性能） ，常采用多進制數字調制技術。通常把狀態(tài)數大于 2 的數字信號稱為多進制信號。多進制數字調制，即用多進制信號去調制載波，例如用 M 進制的信號去鍵控載波而得到 M 進制已調信號，一般取 M=2

30、k（k 為正整數） ，這樣一個多進制碼元所傳輸的信息量是二進制碼元的 k 倍。MFSK 系統(tǒng)又稱為多進制調頻或多頻制，它是 2FSK 系統(tǒng)的推廣，該系統(tǒng)有 M 個不同的載波頻率可供選擇，每一個載波頻率對應一個 M 進制碼元信息， 即用多個頻率不同的正弦波分別代表不同的數字信號，在某一碼元時間內只發(fā)送其中一個頻率的信號。MFSK 系統(tǒng)框圖如下圖所示。當接收到某個載波時，只有一個帶通濾波器有信號輸出，其它的帶通濾波器只有噪聲輸出，抽樣判決電路和邏輯電路的任務就是在某一時刻比較所有包絡檢波器的輸出電壓，判斷哪一路的輸出最大，選出最大的輸出，就得到一個多進制碼元，經邏輯電路轉變成 k 位二進制并行碼，

31、再經并/串變換電路轉換成串行二進制碼，從而完成解調任務1。其原理框圖如下： 圖圖 3.33.3 多進制系統(tǒng)（多進制系統(tǒng)（MFSKMFSK）原理框圖）原理框圖。 。 。M9圖 3.4 多進制頻率調制解調系統(tǒng)的方框圖圖中，串/并變換器和邏輯電路 1 將一組組輸入的二進制碼（每K個碼元為一組）對應地轉換成有（）種狀態(tài)的一個個多進制碼。這個狀態(tài)分別對應個不同的載波頻率（1f,2f、,Mf） 。當某組K位二進制碼到來時，邏輯電路 1 的輸出一方面接通某個門電路，讓相應的載頻發(fā)送出去，另一方面同時關閉其余所有的門電路。于是當一組組二進制碼元輸入時，經相加器組合輸出的便是一個進制調頻波形。 頻制的解調部分由

32、個帶通濾波器、包絡檢波器及一個抽樣判決器、邏輯電路 2 組成。各帶通濾波器的中心頻率分別對應發(fā)送端各個載頻。因而，當某一已調載頻信號到來時，在任一碼元 持續(xù)時間內，只有與發(fā)送端頻率相應的一個帶通濾波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務是比較所有包絡檢波器輸出的電壓，并選出最 大者作為輸出，這個輸出是一位與發(fā)端載頻相應的進制數。邏輯電路 2 把這個進制數譯成K位二進制并行碼，并進一步做并/串變換恢復二進制信息輸出，從而完成數字信號的傳輸。3.53.5 MFSKMFSK 信號的頻譜、帶寬及頻帶利用率信號的頻譜、帶寬及頻帶利用率鍵控法產生的 MFSK 信號，可以看作由 M 個幅

33、度相同、載頻不同、時間上互不重疊的 2ASK 信號疊加的結果。設 MFSK 信號碼元的寬度為，即傳輸速率bTbf1（Baud） ，則頻制信號的帶寬為 bMMFSKfffB21. 式中Mf為最高選用載頻,1f為最低選用載頻。MFSK 信號功率譜 fP圖如下所示。10圖 3.5 MFSK 信號的功率譜若相鄰載頻之差等于bf2，即相鄰頻率的功率譜主瓣剛好互不重疊，這時的 MFSK信號的帶寬及頻帶利用率分別為 bMFSKMfB2 (1) MMMkBkfMFSKbMFSK2log22(2)式中，KM 2,K=2,3.?？梢?，MFSK 信號的帶寬隨頻率數的增大而線性增寬，頻帶利用率明顯下降。與 MASK

34、的頻帶利用率比較，其關系為MkMkMASKMFSK122 (3)這說明，MFSK 的頻帶利用率總是低于 MASK 的頻帶利用率。3.63.6 MFSKMFSK 系統(tǒng)的誤碼性能系統(tǒng)的誤碼性能MFSK 信號采用非相干解調時系統(tǒng)的誤碼率為221reMep ( 4)式中，r為平均信噪比。MFSK 信號采用相干解調時系統(tǒng)的誤碼率為221rerfcMep (5)可以看出，多頻制誤碼率隨M增大而增加，但與多電平調制相比增加的速度要小的多。4 MFSK 的 VHDL 建模與設計4.14.1 MFSKMFSK 調制電路的調制電路的 VHDLVHDL 建模與設計及實現建模與設計及實現MFSK 信號的產生有兩種方法

35、，直接調頻法和頻率鍵控法。直接調頻法是用數字基帶信號直接控制載頻振蕩器的振蕩頻率。頻率鍵控法也稱頻率選擇法，當 M=4 時，它有 4 個獨立的振蕩器，數字基帶信號控制四選一開關，從而選擇不同的高頻振蕩11信號實現 MFSK 調制，基帶信號通過串/并轉換得到 2 位并行信號，四選一開關根據兩位并行信號選擇相應的載波輸出，當某組 K 位二進制碼到來時，邏輯電路 1 的輸出一方面接通某個門電路，讓相應的載頻發(fā)送出去，另一方面同時關閉其余所有的門電路。于是當一組組二進制碼元輸入時，經相加器組合輸出的便是一個四進制調頻波形。其調制方框圖如下圖所示圖 4.1 MFSK 調制方框圖在 MAX+PLUSII

36、環(huán)境下，對 MFSK 調制電路進行 VHDL 設計，并進行編譯、仿真，得到調制模塊的元件圖如下圖 4.2 以及仿真波形如下圖 4.3 所示：圖 4.2 調制模塊的元件圖12圖 4.3 調制波仿真圖圖 4.4 調制模塊仿真局部放大圖上圖是調制程序的時序仿真圖，在時序仿真中，仿真的總時間是 50us,輸入的調制信號 X 為 550K 的頻率，輸入的時鐘信號 clock 為 0.9M 的頻率，在時序仿真中，通過計數器 q 的變化得到并行信號 yy,根據 yy 最終得到調制波信號 Y1。4.24.2 MFSKMFSK 解調電路的解調電路的 VHDLVHDL 建模與設計及實現建模與設計及實現四頻制的解調

37、部分如下圖由四個 帶通濾波器、包絡檢波器及一個抽樣判決器、邏輯電路 2 組成。各帶通濾波器的中心頻率分別對應發(fā)送端各個載頻。因而，當某一已調載頻信號到來時，在任一碼元 持續(xù)時間內，只有與發(fā)送端頻率相應的一個帶通濾波器能收到信號，其它帶通濾波器只有噪聲通過。抽樣判決器的任務是比較所有包絡檢波器輸出的電壓，并選出最 大者作為輸出，這個輸出是一位與發(fā)端載頻相應的進制數。邏輯電路 2 把這個進制數譯成 位二進制并行碼，并進一步做并/串變換恢復二進制信息輸出，從而完成數字信號的傳輸。ClkStart已調信號已調信號 X分頻器分頻器 q寄存器寄存器 xx計數器計數器 m判決器判決器 yy并并/串轉換串轉換

38、基帶信號基帶信號13圖 4.5 四頻制的解調方框圖對 MFSK 解調電路進行 VHDL 設計，并進行編譯、仿真，得到解調模塊的元件圖如下圖 4.6及解調波仿真圖如下圖 4.7 與 4.8 所示：圖 4.6 解調模塊元件圖圖 4.7 解調波仿真圖 圖 4.8 解調波仿真局部放大圖圖 4.8 是解調程序的時序仿真放大圖，在時序仿真中，仿真的總時間是 50us,輸入的調制信號 X 為編輯輸入的四進制時鐘信號，輸入的時鐘信號 clock 為 0.9M 的頻率，通過時序仿真，得到解調波信號 Y2。144.34.3 MFSKMFSK 調制解調電路的調制解調電路的 VHDLVHDL 建模與設計及實現建模與設

39、計及實現綜合調制模塊與解調模塊就可以得到整個調制解調系統(tǒng)的方框圖，如下圖所示：Clk基帶信號基帶信號StartClkX YStartClkX YStart信號信號圖 4.9 調制解調系統(tǒng)圖 4.10 調制解調時序仿真全圖15圖 4.11 調制解調系統(tǒng)局部放大仿真圖圖 4.10 與 圖 4.11 是調制解調完整程序的時序仿真圖，在時序圖中，clock 是12.5M 頻率的輸入時鐘信號，start 是高電平，X 為 550K 的頻率的調制波，從圖中可以看到輸出的已調波 y1，共有四種不同寬度信號，他們代表著四種不同頻率的已調信號。以及可以看到輸出的解調波 y2，解調波形與原基帶信號大致一樣，有稍微

40、的延遲。 5 硬件實現設定工程文件后，選擇用于編程的目標芯片，以便能在編譯后得到有針對性的時序仿真文件。在程序編好后，并且經過編譯沒有任何錯誤，仿真也得出了正確的波形后，就可以將程序下載到指定的芯片上。本次畢設所使用的下載芯片是EPM7128SL84-15 芯片。5.15.1 程序下載程序下載下載驗證的步驟以及所使用的器件如下：16選擇菜單 AssignDevice,在彈出的對話框中的“Device Family”下拉列表中選擇需要的器件系列（MAX7000） ，使 Show Only Fastest Speed Grades 選項前的“”去掉，以便顯示出所有速度級別的器件，選擇 EPM712

41、8SL84-15 芯片。在設計中，設定某項 VHDL 為工程應該注意的問題：1.如果設計項目由多個 VHDL 文件組成，應先對低層次文件分別進行編輯、設置成工程、編譯、綜合，乃至仿真測試，通過以后備用。2.最后將頂層文件（存在同一目錄中）設置為工程，統(tǒng)一處理，這時頂層文件能根據元件例化語句自動調用低層設計文件。3.在設定頂層文件為工程后，底層文件原來設定的元件型號和引腳鎖定信號自動失效。元件型號的選定和引腳鎖定情況時鐘以工程文件（頂層文件）為設定標準。同樣，仿真結果也是針對工程文件的，所以在對隊后的頂層文件處理時，仍然應該對它重新設定元件型號和引腳鎖定（以引腳鎖定只有在最后的硬件測試時才是必須

42、的） 。如果需要對特定的底層文件（元件）進行仿真，只能將某層文件（元件）暫時設定為工程，進行功能測試或時序仿真。做完器件設置并編譯正確后，開始鎖定管腳。在 MAX+PLUS菜單中，選擇 Floor plan Editor 選項，此時會出現對話框。在此界面選擇 Layout 菜單 Device View 選項，出現所器件視圖。在此視圖的基礎上將程序中設定的輸入輸出信號鎖定在對應管腳上。方法是：在 Unassigned Nodes & Pins對話框中分別拖動信號，放到所指定的管腳上。定義完管腳后，再次進行編譯后，便可以進行下載驗證。1.將下載電纜一段插入 LPT1（并行口，打印機口） ，另一端插

43、入系統(tǒng)板，打開系統(tǒng)版電源；然后從 MAX+PLUS的菜單下選擇 programmer,可以打開 programmer 的對話框。若第一次運行對話框所有按鈕為灰色，可以從“options”菜單下選擇“Hardware Setup”對話框。在“Hardware Type”下拉框中選擇“Byte Blaster” ，單擊確定即可。2.將要下載的文件設置為頂層文件，打開 AssignDevice 對話框，選擇目標芯片。在 Device Family 出選擇 MAX 7000 系列，在 Device 欄中選擇 EPM7128SL84-15.3.打開 programmer 對話框，對該項目進行編譯。然后，

44、對 EPM7128SL84-15 器17件進行編程、配置，這樣將文件下載到了芯片上了。此后，便可以通過.rpt 查看芯片管腳分配情況，在試驗箱上結合示波器對芯片功能進行測試，以達到驗證的目的。6 結果分析與體會多頻制誤碼率隨 M 增大而增加，但與多電平調制相比增加的速度要小的多。多頻制的主要缺點是信號頻帶寬，頻帶利用率低。因此，MFSK 多用于調制速率較低及多徑延時比較嚴重的信道，如無線短波信道。MFSK 的缺點包括：給定數據速率的信號帶寬比二進制大，接收設備的調整比較嚴格。為了使 MFSK 的減少錯誤的特性發(fā)揮作用，接收器必須能夠雜長時間保持固定頻率。即使 MFSK 是一個幾十年的老方法，但

45、是現在，它的主要使用者是業(yè)余無線電試驗者。帶聲卡的計算機能夠產生、解碼和顯示信號。 使用 MFSK16de 業(yè)余無線電報員說使用合適的發(fā)報機它能夠提供可靠的半雙工長距離通信，而且有時在其它方法失敗時，它卻能夠成功。通過多進制數字頻率調制(MFSK)設計，能夠使我們在結合課本知識的基礎上，將所學習的知識牢固的掌握。本次設計，由于數字調制技術與 FPGA 的結合，使得通信系統(tǒng)的性能得到了迅速的提高。通過 MFSK 系統(tǒng)調制與解調建模，以 Max-plus 軟件為平臺，基于 VHDL語言，達到了預期的仿真結果。通過本次設計，了解了頻移鍵控數字通信系統(tǒng)的用途及工作原理，熟悉了 MFSK 基于 VHDL

46、 語言的設計步驟，提高了繪圖能力，鍛煉了設計實踐和語言組織能力，培養(yǎng)了自己獨立設計能力。其次，我也發(fā)現了自己對于書本上的一些知識理解的還不夠透徹，所以在設計編程、編譯以及仿真過程中走了許多彎路,碰到了不少困難，這些都警醒了我在以后的學習生活中需要更加認真細心以及刻苦努力。本次畢業(yè)設計是對專業(yè)基礎知識一次實際檢驗和鞏固，同時也是我走向工作崗位之前的一次很好的熱身。18附錄1 參考文獻1 羅新民，張傳生，薛少麗. 現代通信原理M. 北京:高等教育出版社,2003:335-338.2王小軍.VHDL 簡明教程. 北京：清華大學出版社,1997.3 范綠蓉，栗廣云，吳淑君.基于 VHDL 語言的 CR

47、C 信道編解碼電路設計與實現J.通信技術,2008,41(6):103-105.4 江國強.EDA 技術與應用M.北京:電子工業(yè)出版社,2006:11-23.5黃志偉等編著。FPGA 系統(tǒng)設計與實踐。電子工業(yè)出版社。2005.（01）.6潘松、黃繼業(yè)。EDA 技術使用教程。科學出版社。2006（09）.7田埂、徐文波、張延偉 無線通信 FPGA 設計。電子工業(yè)出版社。2008（02）.8 陳孟建.基于 CPLD 的頻率鍵控系統(tǒng)設計的研究 J.微計算機信息,2008,24(11)：202- 204.9張鳳言.大規(guī)模邏輯器件與數字系統(tǒng)設計. 北京：北京航空航天大學出版社,199810張文艷,陳立強

48、,程方,程剛.用 FPGA 實現 MFSK 信號.探測與控制學報,2004(4):19-21.11Jack K.Holmes.Carlr.Tegnelia A Second-Order All-Digital Phase Locked Loop 197412 Peled, B, .Liu. A New Hardware Realization of Digital Filters J .IEEE Trans. On Acoust, Speech, Signal Processing192 原文總程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE I

49、EEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MFSK ISPORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; y1: OUT STD_LOGIC; y2: OUT STD_LOGIC); END MFSK;ARCHITECTURE MMODEM OF MFSK ISCOMPONENT MFSK_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT

50、STD_LOGIC);END COMPONENT;COMPONENT MFSK2_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC);END COMPONENT;SIGNAL a: STD_LOGIC;BEGIN I1:MFSK_PORT 20 PORT MAP (clk, start, x, y1); I2:MFSK_PORT PORT MAP (clk, start, x, a); I3:MFSK2_PORT PORT MAP (clk, start, a, y2);End MMODEM;LIBRARY IEEE; USE IEEE.STD_LOGIC