基于VHDL的8位十進(jìn)制頻率計設(shè)計

1、基于基于 vhdl 的的 8 位十進(jìn)制頻率計設(shè)位十進(jìn)制頻率計設(shè)計計目錄目錄目錄目錄.1摘要摘要.21.設(shè)計目的設(shè)計目的.22.設(shè)計要求設(shè)計要求.23.設(shè)計思路設(shè)計思路.24.頻率計設(shè)計原理頻率計設(shè)計原理.34.1 頻率計的組成部分.34.2 頻率計工作原理.34.3 頻率計各模塊介紹.35.頻率計仿真頻率計仿真.75.1fctrl控制模塊仿真 .75.2regester寄存器模塊仿真.75.3seltime掃描模塊仿真.75.4deled顯示模塊仿真.85.5cnt10 計數(shù)器模塊仿真.85.6 總電路仿真.86.頻率計各模塊程序頻率計各模塊程序.97.頻率計下載到實驗箱現(xiàn)象頻率計下載到實驗箱

2、現(xiàn)象.138.設(shè)計體會設(shè)計體會.149.參考資料參考資料.14 摘要摘要 使用 vhdl 語言來設(shè)計數(shù)字頻率計, 給出了原理圖和仿真圖形, 所設(shè)計的電路通過硬件仿真, 下載到目標(biāo)器件上運行, 能夠滿足測量頻率的要求, 具有理論與實踐意義, 實現(xiàn)了電子電路自動化(eda)的過程。 關(guān)鍵詞關(guān)鍵詞 vhdl; eda; 仿真; fpga; 頻率計1. 設(shè)計目的設(shè)計目的1.1 熟悉 max+plusii 10.2 的軟件的基本使用方法。1.2 理解頻率計的測量原理。1.3 掌握 vhdl 語言的編寫方法。1.4 掌握虛擬數(shù)字頻率計的軟件設(shè)計。2. 設(shè)計要求設(shè)計要求在 max+plusii 中設(shè)計一個數(shù)

3、字頻率計電路，設(shè)計要求為： 測量范圍：1hz100mhz，數(shù)碼管動態(tài)掃描顯示所測的頻率。 3. 設(shè)計思路設(shè)計思路方案一：采用周期法。通過測量待測信號的周期并求其倒數(shù)，需要有標(biāo)準(zhǔn)倍的頻率，在待測信號的一個周期內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)，這種方法的計數(shù)值會產(chǎn)生最大為1 個脈沖誤差，并且測試精度與計數(shù)器中記錄的數(shù)值有關(guān)，為了保證測試精度，測周期法僅適用于低頻信號的測量。方案二：采用直接測頻法。直接測頻法就是在確定的閘門時間內(nèi)，記錄被測信號的脈沖個數(shù)。由于閘門時間通常不是待測信號的整數(shù)倍，這種方法的計數(shù)值也會產(chǎn)生最大為1 個脈沖誤差。進(jìn)一步分析測量準(zhǔn)確度：設(shè)待測信號脈沖周期為 tx,頻率為 fx，當(dāng)測量

4、時間為 t=1s 時，測量準(zhǔn)確度為=tx/t=1/fx。由此可知直接測頻法的測量準(zhǔn)確度與信號的頻率有關(guān)：當(dāng)待測信號頻率較高時，測量準(zhǔn)確度也較高，反之測量準(zhǔn)確度也較低。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。方案三：采用等精度頻率測量法，測量精度保持恒定，不隨所測信號的變化而變化。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號。采用高集成度、高速的現(xiàn)場可編程門陣列 fpga 為實現(xiàn)高速、高精度的測頻提供了保證。本設(shè)計所采用的測頻方法就是直接測頻法。3.頻率計設(shè)計原理頻率計設(shè)計原理3.1 頻率計的組成部分頻率計的組成部分頻率計

5、主要由 5 個部分組成: 測頻控制信號發(fā)生器 fctrl、8 個有時鐘使能的十進(jìn)制計數(shù)器 cnt10、1 個鎖存器 regester32、顯示模塊 deled 和控制顯示模塊 seltime。數(shù)字頻率計的框圖如下圖所示。3.2 頻率計工作原理頻率計工作原理頻率計是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。所謂頻率, 就是周期性信號在單位時間( 1s) 里變化的次數(shù)。若在一定時間間隔 t 內(nèi)測得的這個周期性信號的重復(fù)變化次數(shù) n , 則其頻率可表示為 f = n / t。頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)，測頻的基本原理要求 fctrl 的計數(shù)使能信號 en 能產(chǎn)生一個

6、1s 脈寬的周期信號, 并對頻率計的每一個計數(shù)器 cnt10 的使能端進(jìn)行同步控制。當(dāng) en 為高電平時允許計數(shù),為低電平時停止計數(shù),并保持其所計脈沖個數(shù)。在停止計數(shù)期間,首先需要一個鎖存信號 load 的上跳沿將計數(shù)器在前 1s 的計數(shù)值鎖存進(jìn) regester32 中,并由外部的 7 段譯碼器譯出,并穩(wěn)定顯示。鎖存信號之后,必須有一個清零信號對計數(shù)器進(jìn)行清零,為下 1s 的計數(shù)操作做準(zhǔn)備。測頻控制信號發(fā)生器的工作時序圖如下圖所示。其中控制信號頻率始終為 1hz,那么信號 en 的脈寬正好為 1s,可以用作計數(shù)閘門信號。然后根據(jù)測頻的時序要求,可得出信號 load 和清零信號 clr_cnt

7、 的邏輯描述。計數(shù)完成后, 利用計數(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號load。0.5s 后,clr_cnt 產(chǎn)生一個清零信號上跳沿。計數(shù)器 cnt10 的特殊之處是, 有一時鐘使能輸入端 ena,用于鎖存計數(shù)值。當(dāng)高電平時計數(shù)允許, 低電平時計數(shù)禁止。鎖存器的設(shè)計要求:若已有 24 位 bcd 碼存于此模塊的輸入口,在信號 load的上跳沿后即被鎖存到寄存器 regester 內(nèi)部,并由 regester 的輸出端輸出, 然后有實驗箱上 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。3.3 頻率計各模塊介紹頻率計各模塊介紹測頻控制信號模塊控制模塊的作用是產(chǎn)生測頻所需要的各種控制信號?？?/p>

8、制信號的標(biāo)準(zhǔn)輸入時鐘為 1hz,每兩個時鐘周期進(jìn)行一次頻率測量。該模塊產(chǎn)生的 3 個控制信號，分別為 en,load,clr_cnt。clr_cnt 信號用于在每次測量開始時，對計數(shù)器進(jìn)行復(fù)位，以清除上次測量的結(jié)果，該復(fù)位信號高電平有效，持續(xù)半個時鐘周期的時間。en 為計數(shù)允許信號，在 en 信號的上升沿時刻計數(shù)模塊開始對輸入信號的頻率進(jìn)行測量，測量時間恰為一個時鐘周期(正好為單位時間 1s)，在此時間里被測信號的脈沖數(shù)進(jìn)行計數(shù)，即為信號的頻率。然后將值鎖存，并送到數(shù)碼管顯示出來。設(shè)置鎖存器的好處是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。在每一次測量開始時，都必須重新對計數(shù)器清

9、0。測頻控制產(chǎn)生器如下圖所示，圖中 1hzde clk1 接 cnt,en 為計數(shù)允許信號，接計數(shù)器 cnt10 的 ena(此圖未畫出)，clr_cnt 信號用于在每次測量開始時，對計數(shù)器進(jìn)行復(fù)位，接計數(shù)器 cnt10 的 clr，load 接鎖存器的load(此圖未畫出)。鎖存器模塊測量模塊測量完成后，在 load 信號的上升沿時刻將測量值鎖存到寄存器中，然后輸出到顯示模塊。鎖存器是起數(shù)據(jù)保持的作用，它將會把數(shù)據(jù)保存到下次觸發(fā)或復(fù)位。主要是主從觸發(fā)器組成的。用于存儲數(shù)據(jù)來進(jìn)行交換，使數(shù)據(jù)穩(wěn)定下來保持一段時間不變化，直到新的數(shù)據(jù)將其替換。鎖存器 regester 的封裝如下圖所示，圖中 lo

10、ad 接控制測頻產(chǎn)生器 ftrl的 load，而 din31.0接計數(shù)器 cnt10 的 cq3.0，dout31.0接顯示器seltime 模塊的 din31.0端。掃描模塊首先掃描模塊接一個 clk 時鐘，頻率為 32768hz，din310接regester 的 dout310，sel20鎖存到 74ls138 譯碼器的三個引腳，以便于讓數(shù)碼管顯示，daout30接 deled 的 s30端。sel 為一個 7 進(jìn)制計數(shù)器，當(dāng) sel 為 000 時，daout 對應(yīng)著輸入 din 的 0 到 3位，當(dāng) sel 為 001 時，daout 對應(yīng)著輸入 din 的 4 到 7 位，以此類推

11、，當(dāng) sel 為111 時，daout 對應(yīng) din 的 28 到 31 位。seltime 模塊如下圖所示sel 接線如右圖所示顯示模塊led 有段碼和位碼之分，所謂段碼就是讓 led 顯示出八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的 4 位 2 進(jìn)制數(shù)轉(zhuǎn)換為與 led 顯示對應(yīng)的 8位段碼。位碼也就是 led 的顯示使能端，對于共陰級的 led 而言，低電平使能。在本設(shè)計中位碼由掃描模塊的 sel 接至 74ls138 進(jìn)行譯碼。位碼由顯示模塊輸出。例如：要讓 8 個 led 同時工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個led，并在使能每一個 led 的同時，輸入所需顯示的數(shù)據(jù)對應(yīng)的

12、 8 位段碼。雖然 8 個 led 是依次顯示，但是受視覺分辨率的影響，看到的現(xiàn)象是 8 個 led同時工作。deled 模塊如下圖所示。s30經(jīng)過譯碼對應(yīng)著一個 32 位的 dout，而 a到 g 分別對應(yīng) dout(0)至 dout(7)。十進(jìn)制計數(shù)器模塊計數(shù)器模塊是由 8 個帶有異步清零端，進(jìn)位信號輸出的模為 10 的計數(shù)模塊級連而成。它有一時鐘使能輸入端 ena，用于鎖定計數(shù)器。當(dāng)高電平計數(shù)允許，低電平時計數(shù)禁止。計數(shù)器模塊用于對輸入信號的脈沖進(jìn)行計數(shù)，該模塊有計數(shù)允許、異步清零等端口，以便于控制模塊對其進(jìn)行控制。cnt10 如下圖所示，其中 clr 為復(fù)位接 fctrl 的 clr_

13、cnt 端，ena接 fctrl 的 en 端，cq3.0接鎖存器的 dout31.0端。綜上，總電路設(shè)計圖如下所示：5.頻率計仿真頻率計仿真5.1fctrl 控制模塊仿真由圖可以看出 clk 為一個 1hz 的時鐘信號，en 為 clk 的二分頻，load 為 en 的非，clr_cnt 在 clk 和 en 都為低電平時，為高電平。5.2regester 寄存器模塊仿真由上圖可以看出，當(dāng) rst 為高電平時，32 位輸出 dout 立即全部置零，當(dāng) rst 為低電平時，在 load 信號有上升沿時，din 將值賦給 dout。5.3seltime 掃描模塊仿真由上圖可以看出，sel 從 0

14、00 開始循環(huán)計數(shù)至 111，當(dāng) clk 上升沿到來時，若 sel 為 111，則將 sel 置為 000 重新計數(shù)。sel 的 000 至 111 依次對應(yīng) daout 從第四位至高四位。5.4deled 顯示模塊仿真5.5cnt10 計數(shù)器模塊仿真使能信號 ena 一直為高電平，則 clk 來一個上升沿，cq 計一次數(shù)，計數(shù)范圍為 0 到 9，到 9 后,cq 從 0 開始重新計數(shù)，并且 carry_out 輸出一個高電平；當(dāng)clr 信號為高電平時，cq 清零，開始重新計數(shù)。5.6 總電路仿真clk1 為 1hz（基準(zhǔn)頻率） ，clk2 為待測頻率，clk3 為 32768hz（掃描頻率）

15、 ，剩下的幾個參數(shù)，在前幾個仿真中均已提過，此處不再贅述。6.頻率計各模塊程序頻率計各模塊程序6.1fctrl 控制模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fctrl isport( clk: in std_logic; en: out std_logic; clr_cnt: out std_logic; load: out std_logic);end fctrl;architecture behav of fctrl issignal div2clk : std_lo

16、gic;beginprocess(clk)beginif(clkevent and clk=1) then div2clk=not div2clk;end if;end process;process(clk,div2clk)beginif(clk=0 and div2clk=0) thenclr_cnt=1;elseclr_cnt=0;end if;end process;load=not div2clk;en=div2clk;end behav; 6.2regester 寄存器模塊library ieee;use ieee.std_logic_1164.all;entity regeste

17、r32 isport( load : in std_logic; rst: in std_logic; din: in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end regester32;architecture behav of regester32 issignal data:std_logic_vector(31 downto 0);beginprocess(rst,load)beginif rst=1 then data0);elsif(loadevent and load=1) th

18、en data=din;end if;dout=data;end process;end behav;6.3seltime 掃描模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity seltime isport( clk : in std_logic; din : in std_logic_vector(31 downto 0); daout: out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0

19、);end seltime;architecture behav of seltime issignal sec : std_logic_vector(2 downto 0);beginprocess(clk)begin if(clkevent and clk=1) then if(sec=111) then sec=000; else secdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutnull;end case;end process;sel=sec;end behav;6.4deled 顯示模塊library ieee;use ieee.std_logi

20、c_1164.all;entity deled isport( s: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g,h: out std_logic);end deled;architecture behav of deled issignal data:std_logic_vector(3 downto 0);signal dout:std_logic_vector(7 downto 0);begindatadoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=00000000;end case;end process;h=dout(7);g=dout(6);f=dout(5);e=dout(4);d=dout(3);c=dout(2);b=dout(1);a=dout(0);end behav;6.5cnt10 計數(shù)器模塊library ieee;use ieee.std_logic_1164.all;entity cnt10 is