EDA課程設(shè)計(jì)----八位二進(jìn)制全加器

1、eda設(shè)計(jì)說明書課程名稱： eda技術(shù)實(shí)用教程 設(shè)計(jì)題目： 八位二進(jìn)制全加器 院 系： 電子信息與電氣工程學(xué)院 學(xué)生姓名： 學(xué) 號(hào)： 專業(yè)班級(jí)： 指導(dǎo)教師： 李 響 2011 年 6 月 11. 設(shè)計(jì)目的 熟悉利用quartus的原理圖輸入法設(shè)計(jì)簡(jiǎn)單的組合電路，掌握層次化設(shè)計(jì)的方法，并通過一個(gè)八位全加器的設(shè)計(jì)把握利用eda軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。2. 設(shè)計(jì)原理2.1 一位全加器的原理一位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成，因此需要首先完成半加器的設(shè)計(jì)。在本設(shè)計(jì)中，將采用原理圖輸入法來完成設(shè)計(jì)。一位全加器的設(shè)計(jì)步驟： 為本項(xiàng)工程設(shè)計(jì)建立文件夾； 輸入設(shè)計(jì)項(xiàng)目和存盤；

2、 將設(shè)計(jì)項(xiàng)目設(shè)計(jì)成可調(diào)用的元件； 設(shè)計(jì)全加器頂層文件； 將設(shè)計(jì)項(xiàng)日設(shè)置成工程和時(shí)序仿真。2.2 八位全加器的原理一個(gè)八位全加器可以由八個(gè)一位全加器構(gòu)成，加法器之間的進(jìn)位可以用串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout 與相鄰的高位加法器的最低進(jìn)位輸入信號(hào)cin 相接。3. 設(shè)計(jì)方案與仿真3.1 一位全加器的設(shè)計(jì)與仿真全加器的實(shí)現(xiàn)是以半加器的實(shí)現(xiàn)為基礎(chǔ)的，因此，要設(shè)計(jì)全加器應(yīng)首先設(shè)計(jì)一個(gè)一位的半加器。半加器的實(shí)現(xiàn)方案為： 為此項(xiàng)工程建立文件夾； 在基本元件庫中，選中需要的元件，將元件（包含元件and2、not 、xnor 和輸 入輸出引腳input、output）調(diào)入原理圖編輯窗口中； 將己

3、設(shè)計(jì)好的原理圖文件存盤； 將所設(shè)計(jì)的半加器設(shè)置成可調(diào)用的元件。用原理圖輸入法所設(shè)計(jì)的半加器原理圖如圖3-1所示，利用quartus軟件平臺(tái)，根據(jù)圖3-1所示電路，可生成一個(gè)半加器元件符號(hào)，如圖3-2所示。在半加器的基礎(chǔ)上，為了建立全加器的頂層文件，必須再打開一個(gè)原理圖編輯窗口，方法同上。其中，所選擇的元件包含半加器、或門和輸入輸出引腳，由此可得到如圖3-3所示的全加器原理圖；進(jìn)而可生成個(gè)全加器元件符號(hào)，如圖3-4所示。圖3-1 半加器原理圖 圖3-2 半加器元件符號(hào)圖3-3 全加器原理圖 圖3-4 全加器元件符號(hào)按照一位全加器原理圖連接電路，通過編譯、仿真所得的波形圖如圖3-5所示：圖3-5

4、一位全加器時(shí)序仿真波形根據(jù)圖3-5可知，當(dāng)輸入信號(hào)ain 、bin 、cin 全是低電平時(shí)，輸出信號(hào)sum 和cout 全是低電平；當(dāng)輸入信號(hào)ain 、bin 、cin 中有且只有一個(gè)為高電平時(shí)，輸出信號(hào)sum 為高電平，輸出信號(hào)cout 為低電平；當(dāng)輸入信號(hào)ain 、bin 、cin 中有兩個(gè)為高電平時(shí)，輸出信號(hào)sum 為低電平，輸出信號(hào)cout 為高電平；當(dāng)輸入信號(hào)ain 、bin 、cin 全是高電平時(shí)，輸出信號(hào)sum 和cout 全是高電平。由此可以看出仿真結(jié)果與理論值相符合。3.2 八位全加器的實(shí)現(xiàn)方案與仿真八位全加器的實(shí)現(xiàn)是以一位全加器的實(shí)現(xiàn)為基礎(chǔ)的，它由八個(gè)一位全加器構(gòu)成，加法器

5、之間的進(jìn)位可以用串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout 與相鄰的高位加法器的最低進(jìn)位輸入信號(hào)cin 相接。一位全加器的實(shí)現(xiàn)方案如3.1所述；八位全加器的原理圖見圖3-6。根據(jù)其電路生成的可調(diào)用原件符號(hào)如圖3-7所示。 圖3-6 八位全加器原理圖圖3-7 八位全加器元件符號(hào)根據(jù)圖3-6所示的原理圖進(jìn)行時(shí)序仿真的波形如下圖3-8所示：圖3-8 八位全加器時(shí)序仿真波形上圖3-8中：、與、為八位全加器的輸入信號(hào)，、為八位輸出信號(hào)， cout為最高位進(jìn)位輸出信號(hào)；根據(jù)波形圖可得，當(dāng)輸入信號(hào)、輸入7b, 、輸入07時(shí)，輸出為82，與原理圖的設(shè)計(jì)要求完全相符。3.3 七段譯碼器的實(shí)現(xiàn)方案與仿真為了將

6、全加器的輸出結(jié)果在七段數(shù)碼管上顯示出來，就需要用到七段譯碼器。其vhdl源程序代碼詳見附 6.1。 按照程序生成的七段譯碼器元件符號(hào)如圖3-9所示：圖3-9 七段譯碼器元件符號(hào) 七段譯碼器的仿真結(jié)果如下圖所示：圖3-10 七段譯碼器仿真波形3.4 輸出結(jié)果數(shù)碼顯示的實(shí)現(xiàn)方案與仿真為了將八位全加器的輸出結(jié)果在實(shí)驗(yàn)箱上用數(shù)碼管顯示出來，需要將八位輸出結(jié)果按高低位經(jīng)過兩個(gè)七段譯碼器分別對(duì)兩個(gè)七段數(shù)碼管生成可控的高低電平信號(hào)，驅(qū)動(dòng)相應(yīng)的數(shù)字點(diǎn)亮。具體電路連接如下圖所示：圖3-11 數(shù)碼管顯示譯碼電路在此電路的仿真過程中，主程序需要調(diào)用八位全加器的源程序和七段譯碼器的源程序，將兩個(gè)原件的.vhd文件和.

7、bsf文件拷到目前工程文件夾中即可。七段譯碼器的vhdl程序設(shè)計(jì)詳見附 6.1，八位全加器vhdl源程序代碼詳見附 6.2。按照?qǐng)D3-11電路圖連接好電路，通過編譯、仿真所得的波形圖如圖3-12所示。圖3-12 輸出結(jié)果數(shù)碼管顯示仿真波形4. 八位全加器的引腳鎖定與下載在本設(shè)計(jì)中，為了在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證八位全加器的功能，用十六個(gè)鍵分別輸入八個(gè)加數(shù)和被加數(shù)，分別對(duì)應(yīng)、和、，數(shù)碼管顯示相加結(jié)果，發(fā)光二極管顯示進(jìn)位cout ，編譯下載后進(jìn)行硬件測(cè)試。改變、和、鍵入值，數(shù)碼管會(huì)顯示相應(yīng)的結(jié)果，同時(shí)，發(fā)光二極管顯示進(jìn)位信息，有進(jìn)位則亮。其引腳鎖定圖如圖4-1所示：圖4-1 八位全加器的引腳鎖定圖5.

8、設(shè)計(jì)結(jié)論與總結(jié)根據(jù)八位全加器的硬件測(cè)試結(jié)果可知：其測(cè)試結(jié)果與軟件仿真的時(shí)序波形是一一對(duì)應(yīng)的，即完全符合八位全加器原理圖設(shè)計(jì)的設(shè)計(jì)要求。如果、輸入加數(shù)為ff，由、輸入被加數(shù)為ff，數(shù)碼管輸出為fe，與此同時(shí)，發(fā)光二極管點(diǎn)亮。通過本次設(shè)計(jì)，熟悉了利用quartus的原理圖輸入法設(shè)計(jì)簡(jiǎn)單組合電路，掌握了層次化設(shè)計(jì)的方法，通過一個(gè)八位全加器的設(shè)計(jì)理解并掌握了利用eda軟件進(jìn)行原路圖輸入方式電子線路設(shè)計(jì)的詳細(xì)流程。6. 附錄附 6.1 七段譯碼器vhdl源程序代碼library ieee ; use ieee.std_logic_1164.all ; entity decl7s is port ( a

9、: in std_logic_vector(4 downto 1); led7s : out std_logic_vector(6 downto 0) ) ; end ; architecture one of decl7s is begin process( a ) begin case a is when 0000 = led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s null ; end case ; end process ; end ;附 6.

10、2 八位全加器vhdl源程序代碼library ieee;use ieee.std_logic_1164.all; library work;entity f_8adder is port(a1 : in std_logic;b1 : in std_logic;a2 : in std_logic;b2 : in std_logic;a3 : in std_logic;b3 : in std_logic;a4 : in std_logic;b4 : in std_logic;a5 : in std_logic;b5 : in std_logic;a6 : in std_logic;b6 : in

11、 std_logic;a7 : in std_logic;b7 : in std_logic;a8 : in std_logic;b8 : in std_logic;cout : out std_logic;s : out std_logic_vector(8 downto 1);end f_8adder;architecture bdf_type of f_8adder is component f_1adderport(ain : in std_logic; bin : in std_logic; cin : in std_logic; cout : out std_logic; sum

12、: out std_logic);end component;signals_altera_synthesized : std_logic_vector(8 downto 1);signalsynthesized_wire_0 : std_logic;signalsynthesized_wire_1 : std_logic;signalsynthesized_wire_2 : std_logic;signalsynthesized_wire_3 : std_logic;signalsynthesized_wire_4 : std_logic;signalsynthesized_wire_5 :

13、 std_logic;signalsynthesized_wire_6 : std_logic;signalsynthesized_wire_7 : std_logic;begin synthesized_wire_0 a1, bin = b1, cin = synthesized_wire_0, cout = synthesized_wire_1, sum = s_altera_synthesized(1);b2v_inst1 : f_1adderport map(ain = a2, bin = b2, cin = synthesized_wire_1, cout = synthesized

14、_wire_2, sum = s_altera_synthesized(2);b2v_inst2 : f_1adderport map(ain = a3, bin = b3, cin = synthesized_wire_2, cout = synthesized_wire_3, sum = s_altera_synthesized(3);b2v_inst3 : f_1adderport map(ain = a4, bin = b4, cin = synthesized_wire_3, cout = synthesized_wire_4, sum = s_altera_synthesized(

15、4);b2v_inst4 : f_1adderport map(ain = a5, bin = b5, cin = synthesized_wire_4, cout = synthesized_wire_5, sum = s_altera_synthesized(5);b2v_inst5 : f_1adderport map(ain = a6, bin = b6, cin = synthesized_wire_5, cout = synthesized_wire_6, sum = s_altera_synthesized(6);b2v_inst6 : f_1adderport map(ain = a7, bin =