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1、本文始於2010年初，2011年開放 閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應(yīng)先避免電源地平面不當(dāng)分割，再下電容加強(qiáng)改善Target Impedance，才是較好的設(shè)計(jì)方式。 另外還以實(shí)例說明做PI模擬時(shí)，電容模型輸入正確寄生電感值的重要性，以及分地與合地設(shè)計(jì)時(shí)，近場(chǎng)的差異。1. Verification of board import1.1 check stack-up1.2 check net1.3 check circuit element2. Resonant mode analysis

2、2.1 未修改前，原分地、分power2.2 部分power plane合併 (已合地)2.3 加de-coupling電容 (已合地、合power)3. Target Impedance3.1 VDD3.3V for general IO3.2 RF_VDD334. Voltage Drop (IR drop)4.1 Generate sources and sinks4.2 Meshing4.3 Plotting and analyzing results     4.3.1. 原分地、分電源     4.3.

3、2. 合地、合電源後5. 案例分析 - DCDC noise couple5.1 模擬方法描述5.2 模擬結(jié)果       5.2.1 電流分佈密度        5.2.2 近場(chǎng)強(qiáng)度分佈6. 問題與討論6.1 為何在數(shù)MHz低頻存在resonant頻點(diǎn)?6.2 Resonant 要壓到什麼程度才夠?6.3 Target Impedance要壓到什麼程度才夠?6.4 為何可以用電流密度來解釋合地後noise改善的現(xiàn)象?6.5 如何解釋合地後RF_VDD33的Target Im

4、pedance大幅改善的現(xiàn)象?7. 補(bǔ)充資料7.1 Compare an microstrip line with different imperfect ground planes1. Verification of board import1.1 check stack-up (確認(rèn)堆疊的設(shè)定)  SIwave v4.0以後的版本，stack-up setting可以存成.stk匯出或匯入。至於堆疊如何設(shè)定可參考此1.2 check netDisplay "Nets tab" by ViewWorkspacesNets, then select some po

5、wer/ground net to highlight and check them原分地、分電源的狀況：電源 - RF_VDD33、VDD33、DVDD33                                     

6、;             VDD1.8、VDDQ=1.8V                                   

7、    地    - GND                                           

8、60;      RF_GND合地、部分電源整合後的狀態(tài)：電源 - RF_VDD33、VDD33 (VDD33與DVDD33合併)                                   

9、                         VDD1.8、VDDQ=1.8V                        

10、                                地    - GND (所有地都合併)1.3 check circuit element (看import了哪些電容與電感about PI issue)方法一：第一次在SIwave匯入.asc後，會(huì)在&qu

11、ot;Message Window"看到總共匯入多少RLC數(shù)目方法二：在.siw中，從"Component Window"的RLC個(gè)別項(xiàng)目展開，查看"Local"目錄。              如果發(fā)現(xiàn) 某些元件無法匯入，請(qǐng)參考此方法三：Edit Circuit Element Parameters2. Resonant mode analysis (plane分割的諧振狀態(tài)，IC擺放位置的諧振頻點(diǎn))2.1 未修改

12、前，原分地、分power  不論分地或合地的情況，原始檔案從1M17MHz就有50個(gè)諧振頻點(diǎn)，更別說到1GHz有上千個(gè)諧振頻點(diǎn)了 。主因是power plane是破碎的，且沒有擺放足夠的de-coupling capacitor to suppress resonance以下8張圖雖然只看1MHz16MHz，但產(chǎn)生諧振頻點(diǎn)的位置，已經(jīng)涵蓋了各路power domain。目前沒有看到諧振的位置，更高頻段可能還是存在諧振點(diǎn)，只是諧振點(diǎn)實(shí)在太多了，先看20MHz以下的。挑幾個(gè)位置下de-coupling capacitor，以抑制2.13M、2.24MHz、3.51M、11.07MHz、1

13、2.8MHz、13.7MHz諧振分析至此發(fā)現(xiàn)，若不把電源與地適度合併，只靠加de-coupling capacitor要解諧振問題，幾乎不可能。因?yàn)橛行┑胤礁痉挪幌码娙?，尤其在BGA正下方區(qū)域，整個(gè)連接非常破碎。減少諧振的首要原則是，減少不必要的分地或分power，再來才是下電容。2.2 把VDD33、DVDD3區(qū)域合併，重新跑一次諧振模擬(已合地)  在下列圈起處，多放32顆0.1uF2.3 加de-coupling電容 (已合地、合power)  1M1GHz之間，區(qū)域諧振頻點(diǎn)變少了，只剩下高頻的幾個(gè)頻點(diǎn)(351M、492M、543M、565M)有大區(qū)域的諧振。在下列

14、圈起處，再多放16顆1nF，則520MHz以下 諧振頻點(diǎn)都受到控制了。至此，已經(jīng)多加了48顆電容，老闆要砍人了3. Target Impedance做PI模擬時(shí)，請(qǐng)善用(必須用) Edit Pin Group (by SIwave v3.5)功能                             

15、60;             Tools Pin Group Manager (by SIwave v4.0)與                               &#

16、160;             Circuit Elements Generate on Components (by SIwave v4.0)3.1 VDD3.3V for general IO  若地與power都分割，且沒有增加de-coupling電容的最初情況：Target Impedance在2.5GHz以上會(huì)超過10歐姆 (紅線)若地合併，VDD33與DVDD3也合併，且增加de-coupling電容的最後情況：Target Impedance維持1

17、0歐姆以內(nèi) (綠線)即使多加了48個(gè)電容，對(duì)Target Impedance改善很少；試著de-active新加的48顆小電容，發(fā)現(xiàn)綠線的PI改善主要是因?yàn)楹系兀皇窍铝穗娙莸年P(guān)係。但真的多下了48顆電容對(duì)PI的貢獻(xiàn)這麼微不足道嗎? 也不是這樣，上圖的模擬結(jié)果是有問題的，因?yàn)樗子玫?.1uF電容是理想電容，沒有考慮實(shí)際電容在高頻的寄生電感與ESR。原先PCB上匯入的電容，其寄生電感與ESR都默認(rèn)為理想值0。下圖則是把所有的by-pass電容，都重新輸入寄生電感值0.4nH (4E-10)、ESR=0.1 Ohm，再跑一次模擬。下圖的趨勢(shì)，才是比較合理的如果模擬時(shí)考慮了de-coupling

18、電容的非理想效應(yīng)，就可以看出合地與多加電容，對(duì)於target impedance都有幫助。參閱電容非理想特性3.2 RF_VDD33  若地分割，且沒有增加de-coupling電容的最初情況：Target Impedance在600MHz以上會(huì)超過10歐姆，最高超過100歐姆 (紅線)若地合併，且增加de-coupling電容的最後情況：Target Impedance維持20歐姆以內(nèi) (綠線)4. Voltage Drop (IR drop)希望藉由SIwave所提供的IR drop分析功能，能找出sec. 3.3分地後，Target Impedance特別差的原因4.1 Gen

19、erate sources and sinks  § 選定Source IC：Edit Select Single Object，然後選定主IC。下圖被選定的BGA主IC整個(gè)以黃色亮框顯示，且左下角有幾個(gè)綠色ball是彼此有細(xì)線相連的，即是sec. 3.3中做過pin group的結(jié)果。綠色是指RF_GND，紅色是指RF_VDD33§ 在sec. 3.3是做Target Impedance分析，所以"Generate Ports"時(shí)，是選擇建立"Port"。請(qǐng)先把之前建立的port砍掉。以同樣的servo power pin

20、 group與servo ground pin group，重新建一個(gè)"Circuit Element Type"是"Current Source"的物件按"Create"後，就可以在最右邊的"Circuit Elements"欄位內(nèi)，看到新建的Current Source，然後按"OK"§ Locate VRM：在板子上RF_VDD的最源頭，放一個(gè)3.3V Voltage Source。Circuit Element Voltage Source4.2 Meshing  S

21、imulation Compute DC Current/Voltage- "Perform Adaptive Mesh Refinement"一定要記得核選，Mesh Refinement取13可以減少mesh time，一般選3 8-10- "Mesh Vias"不選可以跑的比較快，但準(zhǔn)度會(huì)差一點(diǎn)。- Voltage Source (VRM)的negative terminal，記得要設(shè)"Negative"4.3 Plotting and analyzing results  雖然在前一個(gè)設(shè)定步驟已經(jīng)核選"Pl

22、ot Current Density and voltage Distribution"，理論上按OK開始進(jìn)行DC Current/Voltage模擬完，會(huì)自動(dòng)跳出模擬結(jié)果；但如果沒看到模擬結(jié)果，可以從Results DC IR Drop . Currents/Voltage打開4.3.1 原分地、分電源4.3.1.1 Layer-2 current flow (GND layer)因?yàn)橐婚_始沒有選"Mesh Vias"，所以"All Vias"這一項(xiàng)也沒有東西 。J、V、P都核選時(shí)，是不會(huì)出現(xiàn)單位，但若只選一種(J)，就可以看到單位4.3.1

23、.2 Layer-3 current flow (Power layer)看到這張圖到處都是紅色不用緊張，這是因?yàn)檫@一層是power layer，所有3.3V power domain，因?yàn)镮R drop差異不大，大家電壓都差不多，所以會(huì)看到紅色。讀者可以試著單獨(dú)對(duì)J、V、P打勾，就知道我在說什麼了。4.3.2 合地、合電源  4.3.2.1 Layer-2 current flow (GND layer)比較sec. 4.3.1.2與sec. 4.3.2.1，地合後地平面的Current Density與Power Density強(qiáng)度高的地方少很多4.3.2.2 Layer-3 c

24、urrent flow (Power layer)合地後，Power plane的Current Density降低許多(8.84 to 6.38E+07A/m2)，Power Density也降低很多(4.84 to 2.49E+03W/m2)5. 案例分析 - DCDC noise couple本例會(huì)拿來做PI分析，是因?yàn)榇税逡婚_始以分地設(shè)計(jì)時(shí)，測(cè)量Video白電平SN指標(biāo)，會(huì)有很明顯的DCDC 470K490KHz switching noise干擾，但把整塊板子的地合起來後，反而SN指標(biāo)好了12dB，DCDC switching noise耦合到Video輸出明顯變少，這與一般直覺以為

25、分地可以隔離雜訊的想法完全衝突，故試著以模擬軟體來釐清此現(xiàn)象。分地(isolate)只是處理雜訊問題的方法之一，但不是唯一的方法。筆者反而很少以分地來處理雜訊問題，因?yàn)閯?dòng)不動(dòng)就分地很容易導(dǎo)致產(chǎn)品EMIESD變差，且SIPI問題也會(huì)較嚴(yán)重。5.1 模擬方法描述      系統(tǒng)條件：PCB板上共有三路DCDC電源，分別以3A DCDC IC產(chǎn)生1.0V、1.8V、3.3V，負(fù)載分別約1.3A、0.5A、0.6A。    模擬條件：將主IC的1.0V、1.8V、3.3V分別pin group，並設(shè)成current source (

26、sink)，而Video VVDD33就是在系統(tǒng)3.3V其中。                     將PCB板子上的1.0V、1.8V、3.3V的VRM分別放上一個(gè)相對(duì)的Voltage source    觀察指標(biāo)：看看合地與分地的不同條件下，DCDC的電源回流路徑影響Video、Audio、RF區(qū)域GND的狀況，並觀察近場(chǎng)場(chǎng)強(qiáng)分佈5.2 模擬結(jié)果  &

27、#160;   5.2.1 電流分佈密度分地時(shí)的ground plane電流密度分地時(shí)的power plane電流密度合地時(shí)的ground plane電流密度地合起來後，地平面的Current Density與Power Density強(qiáng)度小很多(9.72 to 5.29)合地時(shí)的power plane電流密度地合起來後，power plane的Current Density與Power Density強(qiáng)度小很多(9.72 to 5.29)    5.2.2 近場(chǎng)強(qiáng)度分佈  Simulation Compute Near Field

28、分地時(shí)的近場(chǎng)場(chǎng)強(qiáng)：可與sec. 4.3.1的電流密度分佈圖對(duì)的起來。近場(chǎng)最強(qiáng)的地方不是在電流最大的VDD1.0V (1.3A)，而是出現(xiàn)在電流次之但被分地的RF_VDD33 (0.2A)合地後的近場(chǎng)場(chǎng)強(qiáng)6. 問題與討論6.1 為何在數(shù)MHz低頻存在resonant頻點(diǎn)?  目前已知加de-coupling capacitor會(huì)增加低頻諧振點(diǎn)，請(qǐng)參閱6.2 Resonant要壓到什麼程度才夠?  以本例而言，為了消除500MHz以下的諧振頻點(diǎn)，已經(jīng)多加了48顆電容(這樣做鐵定會(huì)被老闆打槍)，但對(duì)Target Impedance的主要改善其實(shí)是合地貢獻(xiàn)較大。所以有些人的作法是不管resonant mode分析，而是只看Target Impedance下電容就好，這也是筆者建議的方法。6.3 Target Impedance要壓到什麼程度才夠?  一般是以操作電壓VDD的5%以內(nèi)，作為系