FPGA課設(shè) 手機(jī)自動(dòng)撥號(hào)器

1、1.緒論1.1 FPGA簡介FPGA（FieldProgrammable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式

2、。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。時(shí)至今日，F(xiàn)PGA（現(xiàn)場可編程邏輯器件）產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測試測量等廣泛的領(lǐng)域。而應(yīng)用的變化也使FPGA產(chǎn)品近幾年的演進(jìn)趨勢越來越明顯：一方面，F(xiàn)PGA供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用IP（知識(shí)產(chǎn)權(quán)）或客戶定制IP被引入FPGA中，以滿足客戶產(chǎn)品快速上市的要求。此外，F(xiàn)PGA企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來越苛刻的低功耗需求。1.2 Altera Quartus II簡

3、介 Altera Quartus II 是一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。當(dāng)前官方提供下載的最新版本是v13.0。 Altera Quartus II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Altera的

4、Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。1.3 Verilog HDL 簡介Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件

5、的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。2.設(shè)計(jì)任務(wù)及要求2.1 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)自動(dòng)重復(fù)撥號(hào)器電路。當(dāng)按下?lián)芴?hào)鍵后，該電路能夠自動(dòng)地、重復(fù)地輸出一個(gè)11位的手機(jī)號(hào)碼（本課題用于學(xué)生本人的手機(jī)號(hào)、固定電話號(hào)加撥027）。并用數(shù)碼管顯示該號(hào)碼。顯示的數(shù)碼清晰明亮，無閃爍。2.2 設(shè)計(jì)要求 1、選擇

6、FPGA開發(fā)板。 2、定義輸入輸出變量。 3、編寫FPGA程序。 4、仿真并測試系統(tǒng)功能。5、規(guī)定的格式（見附錄），寫出課程設(shè)計(jì)報(bào)告。3.電路的設(shè)計(jì)過程3.1 設(shè)計(jì)思路 本次課程設(shè)計(jì)的主要任務(wù)就是要將一個(gè)手機(jī)號(hào)碼自動(dòng)重復(fù)地輸出，并且用數(shù)碼管顯示出來。因此，可以將本次的設(shè)計(jì)電路分為兩大模塊：循環(huán)計(jì)數(shù)模塊和譯碼模塊。前者負(fù)責(zé)產(chǎn)生循環(huán)的手機(jī)號(hào)碼輸出，后者則負(fù)責(zé)對(duì)輸出的信號(hào)進(jìn)行譯碼以便用于數(shù)碼管顯示。最后我們可以加上一個(gè)D觸發(fā)器對(duì)輸出信號(hào)進(jìn)行寄存輸出，以使輸出信號(hào)更加穩(wěn)定。在本次設(shè)計(jì)中，采用的語言為Verilog HDL。3.2模塊設(shè)計(jì)原理3.2.1循環(huán)計(jì)數(shù)輸出模塊原理概述：考慮到我們要對(duì)一個(gè)手機(jī)號(hào)碼

7、進(jìn)行循環(huán)地輸出，而手機(jī)號(hào)往往是沒有太強(qiáng)規(guī)律性的一串?dāng)?shù)字，因此我們可以用狀態(tài)機(jī)中的每一個(gè)狀態(tài)分別代表每一位號(hào)碼，從而利用狀態(tài)的循環(huán)輸出達(dá)到設(shè)計(jì)要求的目的。另外我們還需要對(duì)輸出進(jìn)行一定的控制，在這里我們加入一個(gè)RESET信號(hào)進(jìn)行復(fù)位，當(dāng)RESET有效時(shí)（本次設(shè)計(jì)中為低電平有效），計(jì)數(shù)從頭開始。圖3.1中每一個(gè)狀態(tài)都分別對(duì)應(yīng)著一位手機(jī)號(hào)的輸出，通過這11個(gè)狀態(tài)的循環(huán)切換，即可以實(shí)現(xiàn)手機(jī)號(hào)碼的循環(huán)輸出。RESET=0 st0 St0st2st1st3st4st5st6 st6st7st8st9st10 圖3.1 狀態(tài)轉(zhuǎn)換圖狀態(tài)機(jī)的選用在設(shè)計(jì)本模塊時(shí)，我們用到了有限狀態(tài)機(jī)（Finite State Ma

8、chine）。這是一種重要的時(shí)序電路，在數(shù)字系統(tǒng)設(shè)計(jì)中有著非常重要的地位和作用，使用它可以較容易設(shè)計(jì)出復(fù)雜的數(shù)字系統(tǒng)，包含組合邏輯電路。有限狀態(tài)機(jī)可以描述和實(shí)現(xiàn)大部分的時(shí)序電路。這里所謂的有限狀態(tài)機(jī)實(shí)際上就是一種算法思想，它能夠根據(jù)控制信號(hào)按照有序方式遍歷預(yù)先定義的狀態(tài)序列，它由一組狀態(tài)、一個(gè)初始狀態(tài)、輸入和根據(jù)輸入及現(xiàn)有狀態(tài)轉(zhuǎn)換為下一個(gè)狀態(tài)的轉(zhuǎn)換函數(shù)組成。 有限狀態(tài)機(jī)根據(jù)輸出信號(hào)與當(dāng)前狀態(tài)以及輸入信號(hào)的關(guān)系來分,可以分為Moore型和Mealy型兩種。其中輸出信號(hào)只和當(dāng)前狀態(tài)有關(guān)的狀態(tài)機(jī)稱為Moore型狀態(tài)機(jī);輸出信號(hào)不僅與當(dāng)前與狀態(tài)有關(guān),而且也和輸入信號(hào)有關(guān)的狀態(tài)機(jī)稱為Mealy型狀態(tài)機(jī)

9、。由于Moore狀態(tài)機(jī)與mealy狀態(tài)機(jī)相比，由于其狀態(tài)輸出與輸入無關(guān)，而只與當(dāng)前狀態(tài)有關(guān)，所以它可以避免由輸入信號(hào)引起的毛刺，一般建議使用Moore狀態(tài)機(jī)。因此在本次設(shè)計(jì)中選用了Moore狀態(tài)機(jī)進(jìn)行設(shè)計(jì)。狀態(tài)機(jī)的編碼  常用的編碼有三種：二進(jìn)制編碼、Gray碼、one-hot編碼。另外，還可以自定義編碼，比如在高速設(shè)計(jì)中以狀態(tài)編碼作為輸出。FSM幾種常用的編碼實(shí)例如表3.1所示。 表3.1 FSM幾種常用的編碼實(shí)例幾種編碼的特點(diǎn)： 順序編碼、Gray碼使用最少的FlipFlop（觸發(fā)器）；OneHot編碼使用最多的FlipFlop； FSM的編碼方式、各個(gè)具體狀態(tài)的編碼形

10、式?jīng)Q定了FSM所需要的FlipFlop數(shù)目及FSM的輸出邏輯、狀態(tài)轉(zhuǎn)換邏輯的復(fù)雜性。采用順序編碼、Gray碼、Johnson編碼，F(xiàn)SM的狀態(tài)轉(zhuǎn)換邏輯、輸出邏輯較復(fù)雜，邏輯延時(shí)級(jí)數(shù)較多；采用OneHot編碼，F(xiàn)SM的轉(zhuǎn)態(tài)轉(zhuǎn)換邏輯、輸出邏輯相對(duì)簡單，速度快，但FlipFlop的使用數(shù)量最多；必要時(shí)，須對(duì)FSM的狀態(tài)數(shù)目加以劃分。在本次設(shè)計(jì)中只是要實(shí)現(xiàn)簡單的手機(jī)號(hào)各位狀態(tài)的轉(zhuǎn)換和輸出，每個(gè)狀態(tài)的跳轉(zhuǎn)只有一個(gè)分支，我們可以使用格雷碼進(jìn)行編碼，它使用的觸發(fā)器較少，而且在這種情況下有著良好的抗毛刺效果。 模塊程序設(shè)計(jì)Moore狀態(tài)機(jī)的結(jié)構(gòu)圖如圖3.2所示。 圖 3.2 Moore狀態(tài)機(jī)結(jié)構(gòu)圖 狀態(tài)機(jī)的代

11、碼編寫一般有三種風(fēng)格：一段式、兩段式、三段式。一段式將狀態(tài)轉(zhuǎn)移寄存、狀態(tài)譯碼和輸出放在一個(gè)always塊中；二段式有兩個(gè)always塊，一個(gè)完成狀態(tài)轉(zhuǎn)移寄存、另一個(gè)完成狀態(tài)譯碼和輸出；三段式中兩個(gè)always塊，一個(gè)完成狀態(tài)轉(zhuǎn)移、另一個(gè)完成狀態(tài)譯碼和輸出，還對(duì)狀態(tài)輸出進(jìn)行了寄存，有可能使用三個(gè)always，也有可能是兩個(gè)（本身已經(jīng)對(duì)狀態(tài)輸出進(jìn)行了寄存）。一段式描述可讀性差，更重要的是這種風(fēng)格不能被綜合工具很好的識(shí)別，因而比較難被優(yōu)化。二段式把組合邏輯和時(shí)序邏輯分開，有較好的可讀寫，能被優(yōu)化，但可能出現(xiàn)毛刺。三段式在保留二段式有點(diǎn)的基礎(chǔ)上，可以有效濾除毛刺，提高工作頻率，只是資源占用略多，三段式

12、中兩個(gè)always塊，一個(gè)完成狀態(tài)轉(zhuǎn)移、另一個(gè)完成狀態(tài)譯碼和輸出，還對(duì)狀態(tài)輸出進(jìn)行了寄存，有可能使用三個(gè)always，也有可能是兩個(gè)（本身已經(jīng)對(duì)狀態(tài)輸出進(jìn)行了寄存）。因此在本次設(shè)計(jì)中使用了三段式寫法。根據(jù)以上選定的設(shè)計(jì)方案，得到程序流程圖如圖3.3所示。 開始 等待時(shí)鐘（clk）上升沿或 復(fù)位(reset)下降沿 是 復(fù)位 if(!reset) 否 次態(tài)邏輯 完成狀態(tài)轉(zhuǎn)移 輸出邏輯 根據(jù)pre_state決定 pres_state <= next_state; 根據(jù)pres_state next_state 決定相應(yīng)輸出 圖 3.3循環(huán)計(jì)數(shù)模塊流程圖基于以上分析編寫模塊程序，所得的模塊電

13、路符號(hào)如圖3.4所示： 圖3.4 循環(huán)計(jì)數(shù)模塊符號(hào)3.2.2 譯碼模塊 在循環(huán)計(jì)數(shù)模塊中我們一般采用的是二進(jìn)制或BCD碼的形式進(jìn)行輸出。在此次設(shè)計(jì)中，我們需要的是一個(gè)BCD七段數(shù)碼管的譯碼器。LED數(shù)碼管的結(jié)構(gòu)如圖3.5所示。 圖3.5 LED數(shù)碼管 根據(jù)數(shù)碼管的結(jié)構(gòu)，我們就可以進(jìn)行相應(yīng)的譯碼。BCD七段譯碼的真值表如表3.2所示。 表3.2 BCD七段譯碼真值表 根據(jù)真值表，譯碼模塊的邏輯比較容易實(shí)現(xiàn)，只要利用case語句以各個(gè)輸入狀態(tài)為條件進(jìn)行判斷選擇相應(yīng)的輸出即可。編寫模塊程序，所得模塊電路符號(hào)如圖3.6所示。 圖3.6 BCD七段譯碼模塊符號(hào)3.2.3 D觸發(fā)器模塊 在組合電路中，由于

14、輸入變量不在同一時(shí)間改變，會(huì)有設(shè)計(jì)外的信號(hào)產(chǎn)生，形成“毛刺”。即兩個(gè)信號(hào)的變化有先有后，而不是同時(shí)變化，將會(huì)導(dǎo)致有一瞬間的毛刺。在電路最后的譯碼輸出上再加上D觸發(fā)器，可以有效地對(duì)輸出的組合信號(hào)進(jìn)行同步，從而有效地消除毛刺影響，使得輸出信號(hào)更加穩(wěn)定。在Verilog HDL中，要實(shí)現(xiàn)D觸發(fā)器，只需要利用always (posedge CLK) 語句對(duì)輸出進(jìn)行控制即可。編寫模塊程序所得模塊電路符號(hào)如圖3.7所示。 圖3.7 D觸發(fā)器模塊符號(hào) 利用Verilog HDL 語言和Quartus ii軟件對(duì)各模塊分別編寫相應(yīng)的程序（見附錄），再利用軟件進(jìn)行分析綜合以及編譯，即可得到各個(gè)模塊的電路符號(hào)。在

15、BDF文件中對(duì)模塊進(jìn)行連接，我們就得到了電路的完整模型，如圖3.8所示。 圖3.8 總電路仿真模型圖 4. 電路仿真結(jié)果通過quartus ii軟件我們可以對(duì)所設(shè)計(jì)的電路進(jìn)行波形仿真。由圖4.1我們可以知道電路的輸入包括clk和reset,輸出data_out和Q6分別為譯碼前的計(jì)數(shù)輸出和譯碼后的計(jì)數(shù)輸出。Q則為經(jīng)過D觸發(fā)器寄存后的輸出。這幾個(gè)部分的仿真結(jié)果如圖4.1、4.2、4.3和4.4所示。 圖4.1 總體仿真波形 圖4.2 循環(huán)計(jì)數(shù)輸出波形 圖4.3 七段譯碼輸出波形 圖4.4 D觸發(fā)器輸出波形5.仿真結(jié)果分析 從仿真波形我們可以看出，循環(huán)計(jì)數(shù)模塊輸出的正好是我們?cè)O(shè)定好的手機(jī)號(hào)碼，而且

16、能夠不斷地循環(huán)輸出。當(dāng)我們提供了一個(gè)RESET有效（低電平）時(shí)，可以看到循環(huán)計(jì)數(shù)輸出又開始從頭計(jì)數(shù)。譯碼器的輸出波形與譯碼真值表相一致。設(shè)計(jì)中要求用數(shù)碼管顯示結(jié)果，且要求數(shù)碼顯示清晰明亮，因此我們需要對(duì)輸出頻率進(jìn)行相應(yīng)調(diào)整，對(duì)此我們只需要將時(shí)鐘周期設(shè)為1s左右即可。另外本次仿真所用的模式為時(shí)序模式，從仿真結(jié)果可以看到，輸出的波形還存在著細(xì)微的毛刺現(xiàn)象。但對(duì)比七段譯碼輸出和D觸發(fā)器的輸出波形可以發(fā)現(xiàn)，經(jīng)過D觸發(fā)器的寄存輸出得到的波形更加平滑，因而輸出的信號(hào)也更加穩(wěn)定。 綜上可知，本次設(shè)計(jì)能夠達(dá)到目的，滿足了設(shè)計(jì)的要求。6.心得體會(huì) 通過本次所做的課程設(shè)計(jì)，我學(xué)到了很多。例如我在程序中一些時(shí)序問題

17、，還有程序并行的問題等等。同事由于本次實(shí)驗(yàn)要用quartusII軟件，對(duì)軟件不熟悉導(dǎo)致了許多錯(cuò)誤和問題的發(fā)生。通過這次實(shí)驗(yàn)，我不但熟悉了quartusII軟件，也了解了開發(fā)的最基本流程和方法，也進(jìn)一步加深了對(duì)Verilog編程語言的理解。 這是一次頗有收獲的實(shí)訓(xùn)，這次的實(shí)訓(xùn)中，我們更進(jìn)一步體會(huì)到自主學(xué)習(xí)和團(tuán)隊(duì)合作的樂趣與必要性。為了完成項(xiàng)目，在網(wǎng)絡(luò)上找到了許多相關(guān)資料，大大擴(kuò)充自己的知識(shí)面，使許多以前想解決卻無法解決的困難迎刃而解， 這才知道老師的良苦用心。相信以后的我不管是做網(wǎng)絡(luò)亦或是從事軟、硬件開發(fā)，都會(huì)有一個(gè)扎實(shí)的基礎(chǔ)和良好的開發(fā)習(xí)慣的。同時(shí)在此次FPGA課設(shè)的過程中

18、，我越來越認(rèn)識(shí)到一點(diǎn)，編寫程序?qū)?xiàng)目實(shí)現(xiàn)有著至關(guān)重要的，我們?cè)谟布_發(fā)的過程中更應(yīng)該重視編程，將編程看作是完善開發(fā)的不可缺少的一部分。在一次次的反復(fù)設(shè)計(jì)、論證和測試中，提高了邏輯分析能力、全面分析問題的能力以及發(fā)現(xiàn)問題、解決問題的能力。雖然設(shè)計(jì)過程非常煩瑣，但這也磨練了我的意志。通過對(duì)各方面資料的收集，我的知識(shí)面也進(jìn)一步拓寬了。同時(shí)，我也發(fā)現(xiàn)了自己的不足，像語言表達(dá)還比較差，不能更清楚地表達(dá)自己的意思，邏輯分析能力有提高。 通過這次課程設(shè)計(jì)，加強(qiáng)了我們動(dòng)手、思考和解決問題的能力。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐

19、相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。總而言之，在這次課程設(shè)計(jì)中，從最初的系統(tǒng)設(shè)計(jì)到最后的調(diào)試，中間碰到的許多困難都無一不使我得到了進(jìn)步。對(duì)于我的不足之處，我將會(huì)在以后的學(xué)習(xí)中不斷改進(jìn)，不斷提高。參考文獻(xiàn)1呂思忠.數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì).北京：清華大學(xué)出版社，2009.102Altera Corporation. QUARTUS II簡介. 2005.43周景潤.基于QUARTUS II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例.北京:電子工業(yè)出版社，2007.54王開軍,姜宇柏.面向CPLD/FPGA的VHDL設(shè)計(jì).北京:機(jī)械工業(yè)出版社,20

20、06.285潘松，黃繼業(yè).EDA技術(shù)與VHDL.北京：清華大學(xué)出版社，2008附錄 /循環(huán)計(jì)數(shù)模塊module aa ( data_out, reset, clock);output3:0 data_out;input reset, clock;reg 3:0 data_out;reg 3:0 pres_state, next_state;parameter st0=4'b0000, st1=4'b0001, st2=4'b0011, st3=4'b0010, st4=4'b0110, st5=4'b0111, st6=4'b0101,

21、st7=4'b0100, st8=4'b1100, st9=4'b1101, st10=4'b1111; /完成狀態(tài)編碼/第一段，完成狀態(tài)轉(zhuǎn)移always (posedge clock or negedge reset)begin: stateregif(!reset)pres_state <= st0;elsepres_state <= next_state;end / statereg/第二段，定義次態(tài)邏輯always (pres_state)begin: fsmcase (pres_state)st0: next_state=st1; st1:

22、 next_state=st2; st2: next_state=st3; st3: next_state=st4;st4: next_state=st5;st5: next_state=st6;st6: next_state=st7;st7: next_state=st8;st8: next_state=st9;st9: next_state=st10;st10: next_state=st0;endcaseend/ 第三段，定義輸出邏輯always (pres_state) begin: outputscase(pres_state) st0: data_out<=4'd1;

23、 st1: data_out<=4'd8; st2: data_out<=4'd6; st3: data_out<=4'd2; st4: data_out<=4'd7; st5: data_out<=4'd9; st6: data_out<=4'd2; st7: data_out<=4'd5; st8: data_out<=4'd1; st9: data_out<=4'd1; st10: data_out<=4'd6;endcaseend / outputsendmodule / Mooremodule DISP(D,Q); /七段譯碼模塊input 3:0 D;output reg 6:0 Q;always (D) begin