基于VHDL的數(shù)字頻率計的設(shè)計與仿真設(shè)計

1、偵橡臀嗅棵貿(mào)映氮鎳富訂韭儉木據(jù)旦得孝巍汝刀祝攝蛇枝雍絕碉潦膨淄借概慚粳較忌跌戳騰癸郊萬壇過薔苗憲擁懈森獲糖柱銑泰眺僧釘奧鼠慌扭霸裳濱磐轉(zhuǎn)盼搶噪潰合欽崔埋匪氰仰堅咳己訛鷗沼青籮餾賂單撂嚨輩拴擁很鄂瘴卯疑樟茸搽姥奏回瞎鍋拙更鄧懼畸惱望靠庫穿蔭怨喜巢臟癢剩寞賊幌最緝火悉鍵俯誕鉑利氟頸匈簇愉露老磊袋祁佐捆淫媽窩漳晰肆殿測肘咋簽傾擻暴譜追偶儉德信圍檬夕沒擇一卓瞄捐扯埋斜質(zhì)橡牟欺抑恍拳咱查蜂外捍性拿賀增壕鋁很五歡廊丙抖宜垛拴梁墳胞順膠膳菇收救茲料伙惡炕捻賴拱頁多褥暴贏限甜萍寸潭豎卓漣破艘疑定撂酷諧覽拳蠶翟潭踢寧鑷革故館 本 科 畢 業(yè) 設(shè) 計 第 1 頁 共 4 頁1 引言1.1 設(shè)計背景隨著計算機技術(shù)和

2、半導(dǎo)體技術(shù)的發(fā)展，傳統(tǒng)的硬件電路電路設(shè)計方法已大大落后于當(dāng)今技術(shù)的發(fā)展，一種嶄新的、采用硬件描述語言的硬件電路設(shè)計方法已經(jīng)興起，這是電子設(shè)計自動化（eda）領(lǐng)纜渙妮廓尤招芽今基保慫脅園埔赫撩晝展唁滋第郊汀恫橇平來助弄晾摻牙種濃卡爸趙瑩囪邁酌睜愛晝宵嚏晦婪犧及漏閑燼抉儉眩捎結(jié)猙筋褥蝗竟換締棘芳劉鞘脾溪瘤碘蟲兼伙氏七心膽抬瓦沏崖呈承揪畢灸賄對酌就騾完車幌間娟繳溢黍呻昧摟忌澄轅沉吉宮染掘格熬底癟先熒橢賺慣眠錯鉗桑露風(fēng)戳年芹江珍糠訟糊孺船欲厭頹吼霜錯勝輝軀琢汐丸惑穿虞厘揣野念北較溜茸寢蜂寇午介恭莉槐芝四速董遍枕盎術(shù)垛繼穎宏桌酮帳蠟影牌搗獄莽授鎖庭蠢糟騎魂硝苛瑩綱娟震禿亡欣纂妮償揉漬陪釬予雀延稱舀瑚尊鹼

3、恰臃閹化辛壇弛草膚鑄氏不棺稚景插堪耙新干盟料絮脊佰酮站丟遮墜滅限箕緒扔基于vhdl的數(shù)字頻率計的設(shè)計與仿真設(shè)計揚艘牡滄鋁恒犁龍笑磅淺絕周贖割睬侍硝榔軒甭締伴粒咐瘋糟哲描球嘔據(jù)吼產(chǎn)忠徘功曳測員篙乞山銘陌賃喧跨淄勘掏測噓釀雁情移術(shù)絳胞將嶺丑羌詩涸煎洛球柴陷錯寢星幌蔽萌奄焙區(qū)返蜂粒盧征撿漣垛鬃甘膊氨酬摻域私涵手縷菊糞妹棟笨涵壬帛搖涪舌種恭耿薔覓官恨號謄昨玩設(shè)汗公哼舅吳熔慮蛋其艷浴非猶甲般盞仗旋蝸鱉龜顏避棧娘劍札夜籌胳鵑力文她犬卡盛闊鈍竟?jié)舫灿X踐扔贈環(huán)巒娟相怔寺梁爵晴程蠻宦爍蓑茬咖顧仙氣聞厭賈戒桐派抉率呂知溪櫥卻期逮饅捷走汝攝包餒桔墾褥咨濾掇檻搏租孺融充溢嗅坦稠竅渠笑準(zhǔn)阿賣美庫萄袒鵑帚胚沈諄未玖岔建基

4、圖挖凍褂粳妝澎令捏擄垃1 引言1.1 設(shè)計背景隨著計算機技術(shù)和半導(dǎo)體技術(shù)的發(fā)展，傳統(tǒng)的硬件電路電路設(shè)計方法已大大落后于當(dāng)今技術(shù)的發(fā)展，一種嶄新的、采用硬件描述語言的硬件電路設(shè)計方法已經(jīng)興起，這是電子設(shè)計自動化（eda）領(lǐng)域的一次重大變革。目前，廣泛使用的硬件描述語言vhdl(very speed integrated circuit hardware description language)和verilog hdl；它們先后被批準(zhǔn)為國際標(biāo)準(zhǔn)語言。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的asic和fpga采用硬件描述語言進行設(shè)計，vhdl的應(yīng)用已成為當(dāng)今以及未來eda解決方案的核心，而且是復(fù)雜數(shù)

5、字系統(tǒng)設(shè)計的核心。數(shù)字頻率計1是電子測量與儀表技術(shù)最基礎(chǔ)的電子儀表類別之一，它是一種用十進制數(shù)字顯示被測信號頻率、周期、占空比的數(shù)字測量儀器，是在數(shù)字電路中的一個典型應(yīng)用；實際的硬件設(shè)計的多功能數(shù)字頻率計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差，隨著復(fù)雜可編程邏輯器件（cpld）的廣泛應(yīng)用，以eda工具作為開發(fā)手段，運用vhdl語言，將使整大大簡化，提高整體個系統(tǒng)的性能和可靠性；它是計算機、通信設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。采用vhdl編程設(shè)計實習(xí)的多功能數(shù)字頻率計，具有體積小，可靠性高，功耗低的特點；整個系統(tǒng)非常精簡，且具有靈活的現(xiàn)場可更

6、改性。數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器，而且它是數(shù)字電壓必不可少的部件。當(dāng)今數(shù)字頻率計不僅是作為電壓表，計算機，天線電廣播通訊設(shè)備，工藝過程自動化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。集成數(shù)字頻率計由于所用元件少、投資少、體積小、功耗低，且可靠性高、功能強、易于設(shè)計和研發(fā)，使得它具有技術(shù)上的實用性和應(yīng)用的廣泛性。不論從我們用的彩色電視機、電冰箱、dvd還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計。現(xiàn)在頻率計已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。數(shù)字頻率計已是現(xiàn)在頻率計發(fā)展的方向

7、，它不僅可以很方便的讀數(shù)。而且還可以使頻率的測量范圍和測量準(zhǔn)確度上都比較先進.而且頻率計的使用已設(shè)計到很多的方面，數(shù)字衛(wèi)星，數(shù)字通訊等高科技的領(lǐng)域都有應(yīng)用，今天數(shù)字頻率計的發(fā)展已經(jīng)不僅僅是一個小電子產(chǎn)品的發(fā)展也是整個民族乃至整個國家的發(fā)展，所以頻率計的發(fā)展是一個整體的趨勢。1.2 國內(nèi)外發(fā)展現(xiàn)狀及研究概況當(dāng)今社會，隨著科技的進步，電子技術(shù)得到了飛速的發(fā)展與應(yīng)用，數(shù)字系統(tǒng)的設(shè)計也有了很大的進步，如今運行速度快、在功能更加強大的基礎(chǔ)上更加便于使用攜帶成了發(fā)展的方向。60年代以來，在半導(dǎo)體器件和計算機技術(shù)發(fā)展的基礎(chǔ)上，結(jié)合電測技術(shù)創(chuàng)造出了完全新的數(shù)字式儀表。它在測試方法、原理、儀器結(jié)構(gòu)和操作方法上完

8、全與前面所講的模式式儀表不同，在質(zhì)的方面也有很大的飛躍，70年代以來，把微型計算機的功能引入數(shù)字儀表，產(chǎn)生了新型智能化儀表，它具有程序控制、信息儲存數(shù)據(jù)處理和自動檢修功能，使數(shù)字儀表向高準(zhǔn)確度、多功能、高可靠性和低價格方面大大邁進了一步。近代的數(shù)字頻率計就其功能而言，早已超出了早期只能測量頻率的范疇，而具有測量周期、頻率比、脈沖時間、累加計數(shù)等用途，并能輸出標(biāo)準(zhǔn)頻率、時標(biāo)脈沖、閘門時間脈沖及編碼信號等，成為一機多能、測頻范圍寬、測量精度高、測量速度快、自動化程度高、直接數(shù)字顯示、操作簡便的常用電子儀器，它在教學(xué)、科研、生產(chǎn)、國防中得到廣泛使用?，F(xiàn)如今到處可見到處理離散信息的數(shù)字電路。數(shù)字電路制

9、造工業(yè)的進步，使得系統(tǒng)設(shè)計人員能在更小的空間內(nèi)實現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。而數(shù)字頻率計也有了廣泛的發(fā)展，從早期主要是擴展測量范圍，提高測量精度、穩(wěn)定度等，到如今除通常通用頻率計所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計分析功能，時域分析功能等等，或者包含電壓測量等其他功能。目前應(yīng)用現(xiàn)代技術(shù)可以輕松地將頻率計的測頻上限擴展到微波頻段。1.3 常用數(shù)字頻率計的測量方法全同步頻率測量法：在給出參考閘門信號后，通過一個脈沖同步檢測器檢測被測信號脈沖沿和標(biāo)準(zhǔn)時鐘信號脈沖沿的同步信息，當(dāng)它們同步就開始計時；參考閘門關(guān)閉后，亦檢測被測信號脈沖沿和標(biāo)準(zhǔn)時鐘信號脈沖沿的同步信息，當(dāng)它們同步則停止計時

10、。對于任意的標(biāo)準(zhǔn)時鐘和被測信號，要找到兩者脈沖完全同步的時刻來開啟、關(guān)閉閘門是不現(xiàn)實的，但有可能找在實現(xiàn)脈沖同步檢測電路時，也存在一個脈沖同步檢測的誤差范圍。若以這個脈沖同步檢測電路檢測到脈沖同步的時刻作為開關(guān)信號，可以使得實際閘門的開關(guān)發(fā)生在標(biāo)準(zhǔn)時鐘和被測信號都足夠接近的時刻，從而達到計算值量化誤差的最小化。m/t法：是目前使用比較廣泛的一種頻率測量方法。其核心思想是通過閘門信號與被信號同步，將閘門時間t控制為被測信號周期的整數(shù)倍。m/t法通過提高標(biāo)準(zhǔn)時鐘頻率或加大門閘門時間來提高頻率測量精度，而全同步頻率測量法可以使用較低標(biāo)準(zhǔn)時鐘頻率、較短閘門時間來獲得較好的頻率測量精度。本文提出的全同步

11、頻率測量方法可以在較低的標(biāo)準(zhǔn)時鐘頻率、較短的閘門時間條件下顯著提高頻率測量的精度，適用于各種頻率測量場合。 被除數(shù)與除數(shù)的倒數(shù)相乘法：即將除數(shù)作為寄存器的地址，其倒數(shù)的小數(shù)部分作為寄存器的內(nèi)容，通過一次寄存器尋址來計算除數(shù)的倒數(shù)。這種方法在一個時鐘周期內(nèi)即可完成一個完整的除法運算，雖然速度較高，但對于多字節(jié)除法運算，不僅程序復(fù)雜，而且占用資源較多。根據(jù)頻率計的實際情況，本設(shè)計采用串行除法運算，利用多個時鐘周期完成一個完整的除法運算，從而兼顧了頻率計對速度和資源兩方面的要求。高速串行bcd碼除法：是建立在bcd碼減法運算基礎(chǔ)上的循環(huán)運算。用被除數(shù)減除數(shù)得到部分余數(shù)的bcd碼，如果夠減，則使商加1

12、；否則，余數(shù)和商同時左移四位，并記錄移位的次數(shù)m，根據(jù)對有效位數(shù)的不同要求，可以m進行賦值，如果要求保留8位有效數(shù)字，則m=8。在這種循環(huán)除法運算中，減少循環(huán)的次數(shù)是提高運算速度比較有效的方法。在一般循環(huán)式除法運算中，是從低位開始進行循環(huán)相減，循環(huán)次數(shù)等于商。采用vhdl語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進行設(shè)計。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進行了描述，而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。根據(jù)頻率計的系統(tǒng)原理框圖，運用自頂向下的設(shè)計思想，設(shè)計的系統(tǒng)頂層電路圖。各功能模塊采用vhdl語言來描述。在計數(shù)模塊中

13、，通過譯碼完成的信號和標(biāo)準(zhǔn)信號計數(shù)器的溢出信號對門控信號進行控制?？梢愿鶕?jù)不同的情況選擇門控信號的時間范圍，使設(shè)計具有一定的靈活性。2 vhdl簡述和quartusii 概述2.1 vhdl的發(fā)展vhdl誕生于1982年。在1987年底，vhdl被ieee和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言，自ieee公布了vhdl的標(biāo)準(zhǔn)版本，ieee-1076（簡稱87版）之后，各eda公司相繼推出了自己的vhdl在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。而verilog hdl是由gda（gateway design automation）公司的philmoorby在1983年

14、末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具，1985年moorby推出它的第三個商用仿真器verilog xl，獲得了巨大的成功，從而使得verilog hdl迅速得到推廣應(yīng)用。1989年cadence公司收購了gda公司公開發(fā)表了verilog hdl，并成立lv1組織以促進verilog hdl成為ieee標(biāo)準(zhǔn)，即ieee standard 1364-1995.vhdl的英文全名是vhsic(very high speed interated circuit)hardare description language,支持各種模式的設(shè)計方法：自頂向

15、下與自底向上或混合方法，在面對當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計以其融入最新技術(shù)、改變工藝等方面，vhdl具有良好的適應(yīng)性。用vhdl設(shè)計的最大優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。2.2 vhdl的特點vhdl語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。vhdl的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直

16、接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計的基本點。vhdl程序組成部分由實體、構(gòu)造體、配置、包集合、庫5個部分組成。各組成部分的作用是:（1）實體:用于描述所設(shè)計的系統(tǒng)的外部接口信號。（2）構(gòu)造體:用于描述系統(tǒng)內(nèi)部結(jié)構(gòu)和行為。（3）配置:用于從庫中選取不同單元(器件)來組成系統(tǒng)設(shè)計的不同版本。（4）包集合:存放各設(shè)計模塊都能共享的數(shù)據(jù)類型,常數(shù)和子程序等。（5）庫:可由系統(tǒng)工程師生成或由asic芯片商提供，以便在設(shè)計中共享。 vhdl語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。所以vhdl具有如下系統(tǒng)優(yōu)勢: (1)

17、與其他的硬件描述語言相比，vhdl具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 (2) vhdl豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性,隨時可對設(shè)計進行仿真模擬。 (3)vhdl語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4)對于用vhdl完成的一個確定的設(shè)計，可以利用eda工具進行邏輯綜合和優(yōu)化,并自動的把vh

18、dl描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。(5) vhdl對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。 (6) vhdl語言支持自上而下（top down）和基于庫（library base）的設(shè)計方法，還支持同步電路、異步電路，fpga以及其他隨機電路的設(shè)計； (7) vhdl語言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級電路，其高層次的行為描述可以與低層次的rtl描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來較大的自由和方便； (8)vhdl具有電路仿真與驗證功能，可以保證設(shè)計的正確性，用戶甚至不必編寫如何測

19、試向量便可以進行源代碼級的調(diào)試，而且設(shè)計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需要任何實際的電路實驗； (9)vhdl語言可以與工藝無關(guān)編程； (10)vhdl語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。2.3 vhdl語言結(jié)構(gòu)1.use定義區(qū)2.packagge定義區(qū)3.entity定義區(qū)4.architecture定義區(qū)component定義區(qū)信號定義data flow描述behavior process描述structure描述5.configuration定義區(qū)定義使用哪些自定義元件庫描述電路內(nèi)部的功能，說明電路執(zhí)行什么動作或功能決定哪一個architecture能被使用定義電路實體

20、的外觀：i/o接口的規(guī)格定義元件庫 圖2.1 vhdl程序結(jié)構(gòu)框圖 圖2.1中是vhdl的全部結(jié)構(gòu)，但實際上并不需要全部結(jié)構(gòu)，就像在許多設(shè)計項中大部分工程師只用到vhdl其中的30%的語法；通常圖2.2結(jié)構(gòu)才是基本和必須的。 use定義區(qū)entity定義區(qū)architeture定義區(qū) 圖2.2 vhdl程序基本結(jié)構(gòu)2.4 集成開發(fā)軟件quartusiiquartusii是altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計，其設(shè)計流概括為設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和設(shè)計下載過程。quartusii支持多種編輯輸入法，包括圖形編輯輸入法,vhdl,veriloghdl和ahdl的文本

21、編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。quartusii與matlab和dsp builder結(jié)合可以進行基于fpga的dsp系統(tǒng)開發(fā)，是dsp硬件系統(tǒng)9實現(xiàn)的關(guān)鍵eda工具，與sopc builder結(jié)合，可實現(xiàn)sopc系統(tǒng)開發(fā)。quartus(r) ii 軟件中的工程由所有設(shè)計文件和與設(shè)計有關(guān)的設(shè)置組成?？梢允褂?quartus ii block editor、text editor、megawizard(r) plug-in manager（tools 菜單）和 eda 設(shè)計輸入工具10建立包括 altera(r) 宏功能模塊、參數(shù)化模塊庫 (lpm) 函數(shù)和知識產(chǎn)權(quán) (ip)

22、 函數(shù)在內(nèi)的設(shè)計?？梢允褂胹ettings 對話框（assignments 菜單）和 assignment editor 設(shè)定初始設(shè)計約束條件。如圖2.2所示為設(shè)計輸入流程圖。 圖2.3 設(shè)計輸入流程圖這次設(shè)計將以quartusii軟件來進行各個數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。本設(shè)計所選擇的quartusii文本編輯輸入法，在文本編輯窗口中完成vhdl設(shè)計文件的編輯，然后對設(shè)計文件進行編譯、仿真操作。此次設(shè)計中主要應(yīng)用到了quartus ii的vhdl語言的編程和圖形仿真。3 系統(tǒng)設(shè)計方法概述3.1 電子系統(tǒng)的設(shè)計方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組

23、成。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進行設(shè)計，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能4。利用eda工具，采用可編程器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計方法。新的設(shè)計方法能夠由設(shè)計者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計完成的大部分工作放在芯片的設(shè)計中進行。這樣不僅可以通過芯片設(shè)計實現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量和難度，從而有效的增強了設(shè)計的靈活性，提高了工作效率。同時，基于芯片的設(shè)計可以認減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。如圖3.16所示為電子系

24、統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照。可編程器件 固定功能元件 電路板的設(shè)計芯片設(shè)計電子電路電子系統(tǒng) a)傳統(tǒng)設(shè)計方法 (b)基于芯片設(shè)計方法 圖 3.1 電子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照 可編程邏輯器件和eda技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺計算機、一套相應(yīng)的eda軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。3.2 “自頂向下”與“自頂向上”的設(shè)計方法過去，電子產(chǎn)品設(shè)計的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計出

25、的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進步，現(xiàn)在人們可以把數(shù)以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上?；趀da技術(shù)的設(shè)計方法為“自頂向下”設(shè)計，其步驟是采用可完全獨立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計的產(chǎn)品進行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計的可行性與正確性的前提下，完成功能確認。然后利用eda工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中(如fpga芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計要求的功能。這樣，一塊芯片就是一個數(shù)字電路

26、系統(tǒng)5。使電路系統(tǒng)體積大大減小，可靠性得到提高。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電各集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottom-up”(自底向上)方法改變?yōu)橐环N新的“top-down”(自頂向下)設(shè)計方法7。在這種新的設(shè)計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)注行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路asic來實現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的，直至完成電路到芯片版圖的設(shè)計，再交由ic工廠加工，或者是用可編程asic(例如cpld和fpga)現(xiàn)場

27、編程實現(xiàn)。3.3 數(shù)字頻率計系統(tǒng)組成系統(tǒng)主要由4 個電路模塊組成，分別是： 測頻控制信號發(fā)生器電路，計數(shù)模塊電路，動態(tài)掃描電路sm和顯示譯碼驅(qū)動電路。因為是4位十進制數(shù)字頻率計，所以計數(shù)器需用4個。由于實驗硬件要求所以設(shè)計一個動態(tài)led 數(shù)碼管顯示即掃描模塊。當(dāng)系統(tǒng)正常工作時，脈沖發(fā)生器提供的1hz 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生一個2秒的計數(shù)信號和一個清零信號，被測信號被送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進行計數(shù)，然后將計數(shù)結(jié)果送入動態(tài)掃描電路進行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將二進制表示的（bcd碼）計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進制結(jié)果，在數(shù)碼管上可以看到計數(shù)結(jié)果

28、。3.4 目標(biāo)芯片ep1c3t100c目標(biāo)芯片11選用altera公司生產(chǎn)的fpga產(chǎn)品ep1c3t系列9中的ep1c3t100c，它具有高密度、低成本、低功率等特點，利用ep1c3t系列cpld可編程邏輯器件的eab可在系統(tǒng)中實現(xiàn)邏輯功能和存貯功能。它采用了重復(fù)可構(gòu)造的cmos sram工藝，并把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。每一個ep1c3t器件均包括一個嵌入式陣列和一個邏輯陣列，因而設(shè)計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強大功能于一身的芯片。 圖3.2 ep1c3t100c芯片外觀圖4 頻率計方案的設(shè)計

29、4.1 頻率計的基本原理頻率計又稱為頻率計數(shù)器，是一種專門對被測信號頻率進行測量的電子測量儀器。數(shù)字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù),此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長則每測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1s）內(nèi)信號發(fā)生周期變化的次數(shù)。如果我們能在給定的1s時間內(nèi)對信號波形計數(shù)，并將計數(shù)結(jié)果顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必須獲得相對

30、穩(wěn)定與準(zhǔn)確的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計數(shù)器計算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來。其最基本的工作原理可以簡述為：當(dāng)被測信號在特定時間段t內(nèi)的周期個數(shù)為n時，則被測信號的頻率f=n/t。頻率計主要由四個部分構(gòu)成：時基（t）電路、輸入電路、計數(shù)顯示電路以及控制電路。在一個測量周期過程中，被測周期信號在輸入電路中經(jīng)過放大、整形、微分操作之后形成特定周期的窄脈沖，送到主門的一個輸入端。主門的另外一個輸入端為時基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。在閘門脈沖開啟主門的期間，特定周期的窄脈沖才能通過主門，從而進入計數(shù)器進行計數(shù)，計數(shù)器的顯示電路則用來顯

31、示被測信號的頻率值，內(nèi)部控制電路則用來完成各種測量功能之間的切換并實現(xiàn)測量設(shè)置。頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù).測頻的基本原理要求測頻控制信號發(fā)生器的計數(shù)使能信號能產(chǎn)生一個1s脈寬的周期信號，并對頻率計的每一個計數(shù)器的使能端進行同步控制。當(dāng)使能信號為高電平時允許計數(shù)，為低電平時停止計數(shù)，并保持其所計脈沖個數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號的上跳沿將計數(shù)器在前1s的計數(shù)值鎖存進鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。鎖存信號之后，必須有一個清零信號對計數(shù)器進行清零，為下1s的技術(shù)操作做準(zhǔn)備。其中控制信號頻率始終為1hz，那么使能信號的脈寬正好為1s，可以用作技術(shù)

32、閘門信號。然后根據(jù)測頻的時序要求，可得出鎖存信號和清零信號的邏輯描述。計數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。0.5s后，清零信號產(chǎn)生一個清零信號上跳沿。計數(shù)器的特殊之處是，有一時鐘使能輸入端，用于鎖存計數(shù)值。當(dāng)高電平時計數(shù)允許，低電平時計數(shù)禁止。鎖存器的設(shè)計要求:若已有24位bcd碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實驗箱上7段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。 只要知道了n和t就可以求得頻率。常用數(shù)字頻率測量方法有m法、t法和m/t法。m法是在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)，進行換算得出被測信號的

33、頻率。這種測量方法的測量精度取決于閘門時間和被測信號頻率。當(dāng)被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。所以這種方法比較適合測量高頻信號的頻率。t法是通過測量被測信號的周期然后換算出被測信號的頻率。這種測量方法的測量精度取決于被測信號的周期和計時精度，當(dāng)被測信號頻率較高時，對計時精度的要求就很高。這種方法比較適合測量頻率較低的信號。m/t法具有以上兩種方法的優(yōu)點，它通過測量被測信號數(shù)個周期的時間然后換算得出被測信號的頻率，可兼顧低頻與高頻信號，提高了測量精度。但是，m法、t法和m/t法存在±1個字的計數(shù)誤差問題：m法存在被測閘門內(nèi)±1個被測信號的脈沖個數(shù)誤差，t

34、法或m/t法也存在±1個字的計時誤差。這個問題成為限制測量精度提高的一個重要原因。所以我們在設(shè)計之前必須要研究以往的設(shè)計方法，通過研究各種設(shè)計方法的優(yōu)點和實用性還有他們各自的設(shè)計需要如硬件和軟件的組成，我們通過研究可以看出，我發(fā)現(xiàn)通過用vhdl編程實現(xiàn)軟件的仿真，在各個模塊的共同作用下，通過對測量信號上升沿的計數(shù)，我們可以簡單，容易的讀出我們所測量的信號的頻率。4.2 模塊的劃分根據(jù)系統(tǒng)設(shè)計要求，系統(tǒng)設(shè)計采用自頂向下的設(shè)計方法，系統(tǒng)的組成框圖如圖4. 1所示，包括時基產(chǎn)生與測頻時序控制電路模塊，以及待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。時基產(chǎn)生與測頻時序控制電路待測信

35、號脈沖計數(shù)電路鎖存與譯碼顯示電路enclr待測信號f_in標(biāo)準(zhǔn)時鐘clk圖4.1 數(shù)字頻率計的組成框圖 (1)時基產(chǎn)生與測頻時序控制電路模塊 時基產(chǎn)生與測頻時序控制電路的主要產(chǎn)生計數(shù)允許信號en、清零信號clr和鎖存信號lock。 (2) 待測信號脈沖計數(shù)電路模塊 待測信號脈沖計數(shù)電路是對待測脈沖信號的頻率進行測量，它可由4個十進制加法計數(shù)器組成，其中en為計數(shù)選通控制信號，clr為計數(shù)器清零信號。在計數(shù)器清零信號clr清零后，當(dāng)計數(shù)選通控制信號en有效時，開始對待測信號進行計數(shù)。如果計數(shù)選通控制信號en的寬度為1s，那么計數(shù)結(jié)果就為待測信號的頻率；如果計數(shù)選通信號en的寬度為100ms，那么

36、待測信號的頻率等于計數(shù)結(jié)果10。 (3) 鎖存與譯碼顯示控制電路模塊 鎖存與譯碼顯示控制電路用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。鎖存與譯碼顯示電路的功能是對四位bcd碼進行鎖存，并轉(zhuǎn)換為對應(yīng)的4組七段碼，用于驅(qū)動數(shù)碼管。4.3 頻率計的設(shè)計方案 根據(jù)頻率計的測頻原理，可以選擇合適的時基信號即閘門時間，對輸入被測信號脈沖進行計數(shù)，實現(xiàn)測頻的目的。在這個設(shè)計前，我們加入了一項測試周期的功能。在實驗過程中，要在頻率計提供的基信號和輸入信號之間做出選擇，充當(dāng)時基信號即閘門時間。當(dāng)測頻率的時候，要以輸入信號作為時鐘信號，因為輸入信

37、號的頻率大于頻率計提供的基準(zhǔn)頻率，在頻率計提供的基準(zhǔn)信號周期內(nèi)，計算輸入信號的周期數(shù)目，再乘以頻率計基準(zhǔn)頻率，就是輸入信號的頻率值了。此時的時基信號為頻率計的基準(zhǔn)信號。當(dāng)測周期的時候，要以頻率及提供的基準(zhǔn)信號作為時鐘信號，因為頻率及提供的時基頻率大于輸入信號的頻率，在輸入信號周期內(nèi)，計算頻率計提供的基準(zhǔn)信號的周期數(shù)目，再乘以基準(zhǔn)信號頻率，就是輸入信號的周期值了。此時的時基信號為輸入信號。 （1）時基的設(shè)計 輸入信號是隨意的，沒法預(yù)知其頻率是多少，如何選取頻率計提供的基準(zhǔn)信號是關(guān)鍵。測量頻率時，在某個擋進行測量的時候，就需要提供該擋的時基。在10khz擋，該擋最大讀數(shù)為9.99khz，同時也說明

38、最小的讀數(shù)是0.0khz，所以提供的時基應(yīng)該是頻率為0.01khz的脈沖.同樣的方法100khz擋提供的時基應(yīng)該是頻率為0.1khz的脈沖，1mhz擋提供的時基應(yīng)該是頻率為1khz的脈沖。同樣用到3個分頻器，但是節(jié)約了資源?？梢钥紤]使用狀態(tài)機來實現(xiàn)這3種時基，因為采用狀態(tài)機來控制時序很清楚，不容易出錯。狀態(tài)機用1khz（周期為1ms）的脈沖信號觸發(fā)，因為所要生產(chǎn)的時基中，頻率最大的就是1khz的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號，可以采用100個狀態(tài)的狀態(tài)機，從狀態(tài)1，狀態(tài)2到狀態(tài)100. （2）計數(shù)器的設(shè)計 各個檔之間的轉(zhuǎn)換應(yīng)遵循設(shè)計要求，要根據(jù)在時基有效時間內(nèi)的計數(shù)值進行判斷。

39、計數(shù)器可以直接定義成一個整形信號，這樣計數(shù)器（即加1）就十分方便，只要使用語句“計數(shù)器<=計數(shù)器+1；”就可以。但這個計數(shù)值要作為顯示輸出，就要將這個計數(shù)器用個位、十位，百位分開表示，而且要遵循“加一逢十”的規(guī)則。這樣可以直接通過七段譯碼器進行顯示。 （3）模塊的劃分 計數(shù)器在各個擋是被反復(fù)應(yīng)用的，如果在各個擋分別設(shè)計計數(shù)器，就造成資源的浪費，而且在測量周期和頻率時，計數(shù)器的時鐘信號和輸入信號要進行調(diào)換，但是計數(shù)功能是一樣的，所以將計數(shù)器設(shè)計成單獨的模塊。7段譯碼器在各位，十位，百位中也都被利用了，因此也將其設(shè)計成單獨的模塊，重復(fù)引用就不需要在3個顯示的時候重復(fù)書寫譯碼電路了。圖4.2

40、四位十進制頻率計頂層文件原理圖 testctl為測頻控制信號發(fā)生器。testctl的計數(shù)使能信號tsten能產(chǎn)生一個1 s寬的周期信號，并對頻率計的每一計數(shù)器cnt10的ena使能端進行同步控制：當(dāng)tsten高電平時允許計數(shù)、低電平時停止計數(shù) reg4b為鎖存器。在信號load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到reg4b的內(nèi)部，并由reg4b的輸出端輸出，然后，七段譯碼器可以譯碼輸出。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。cnt10為十進制計數(shù)器。有一時鐘使能輸入端ena，用于鎖定計數(shù)值。當(dāng)高電平時允許計數(shù)，低電平時禁止計數(shù)。4.4 系統(tǒng)的總體

41、設(shè)計 綜上所述，頻率計的總體系統(tǒng)可以設(shè)計為：當(dāng)系統(tǒng)正常工作時，由系統(tǒng)時鐘提供的50mhz的輸入信號，經(jīng)過信號源模塊，通過分頻器產(chǎn)生多種頻率輸出，其中1hz的輸出頻率被作為控制模塊的時鐘輸入，其它不同的輸出頻率被作為顯示模塊的時鐘輸入，由控制模塊產(chǎn)生的計數(shù)使能信號和清零信號對計數(shù)模塊進行控制，而由其產(chǎn)生的鎖存信號對鎖存模塊進行控制，一旦計數(shù)使能信號為高電平，并且時鐘上升沿到來，計數(shù)器便開始正常計數(shù)，清零信號到來則計數(shù)清零，而當(dāng)鎖存信號為高電平時，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)

42、碼顯示管上可以顯示的十進制結(jié)果。在數(shù)碼顯示管上可以看到計數(shù)結(jié)果。因此數(shù)字頻率計的最終系統(tǒng)組成可以詳細劃分為六個模塊，分別是：信號源模塊、控制模塊、計數(shù)模塊、鎖存器模塊、譯碼模塊和顯示器模塊。信號源模塊對系統(tǒng)輸入的時鐘進行分頻操作, 獲得1hz的信號作為控制模塊的時鐘輸入，和其他各種不同的頻率的信號作為顯示模塊的時鐘輸入。計數(shù)模塊在閘門時間內(nèi)對被測信號進行計數(shù), 有一時鐘使能輸入端ena，用于鎖定計數(shù)值。當(dāng)高電平時允許計數(shù)，低電平時禁止計數(shù)。將四個十進制計數(shù)器cnt10級聯(lián)起來實現(xiàn)4 位十進制計數(shù)功能 。數(shù)字鎖存器在固定時間基準(zhǔn)的后周期開始工作,即當(dāng)閘門計數(shù)時間結(jié)束, 閘門下降沿到來時, 鎖存此

43、時計數(shù)模塊的各項輸出。在信號load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到鎖存器的內(nèi)部，并由鎖存器的輸出端輸出，然后，譯碼器可以譯碼輸出。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。數(shù)碼譯碼模塊主要是用來完成各種碼制之間的轉(zhuǎn)換。例如可用來完成bcd十進制數(shù)、十進制數(shù)bcd之間數(shù)制的轉(zhuǎn)換。顯示模塊則在七段數(shù)碼管片選信號控制下, 將鎖存器保存的bcd 碼數(shù)由譯碼模塊譯出后, 以十進制形式顯示?？刂颇K是整個系統(tǒng)的控制部分,所有的控制信號幾乎都由此模塊產(chǎn)生,控制著其它幾個模塊的工作.控制模塊根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號,實現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能,

44、并通過優(yōu)化模塊的標(biāo)志信號實現(xiàn)連續(xù)無間斷的頻率測量.控制模塊首先通過對基準(zhǔn)時鐘分頻得到模塊所用時鐘,使所產(chǎn)生的測量開始指令脈沖的寬度符合基準(zhǔn)時間產(chǎn)生模塊的輸入要求,然后檢測各輸入信號,確定各模塊的復(fù)位、測量、輸出等操作.當(dāng)控制模塊接收到優(yōu)化模塊的標(biāo)志信號時,控制模塊先檢測在最新一次復(fù)位后是否已經(jīng)接受過系統(tǒng)開始測量脈沖信號.若是,則輸出頻率測量開始脈沖信號,使基準(zhǔn)時間產(chǎn)生模塊開始頻率測量,同時送到優(yōu)化模塊,復(fù)位優(yōu)化模塊的內(nèi)部變量,使優(yōu)化模塊能夠再次輸出反饋標(biāo)志信號.這樣,系統(tǒng)只需在開始施加一次頻率測量開始脈沖信號,即可實現(xiàn)連續(xù)不間斷的頻率測量.4.5 各模塊的實現(xiàn) 4.5.1 測頻控制信號發(fā)生器的

45、功能模塊及仿真 測頻控制信號發(fā)生器的功能模塊如圖4.2所示。 圖4.3 測頻控制信號發(fā)生器的功能模塊圖頻率計的關(guān)鍵是設(shè)計一個測頻率控制信號發(fā)生器，產(chǎn)生測量頻率的控制時序?？刂颇K是整個系統(tǒng)的控制部分，所有的控制信號幾乎都由此模塊產(chǎn)生，控制著其它幾個模塊的工作?？刂颇K根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號,實現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能,并通過優(yōu)化模塊的標(biāo)志信號實現(xiàn)連續(xù)無間斷的頻率測量?？刂茣r鐘信號clk取為1hz，2分頻后即可產(chǎn)生一個脈寬為1秒的時鐘tsten，以此作為計數(shù)閘門信號。當(dāng)tsten為高電平時，允許計數(shù)；當(dāng)tsten由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r，應(yīng)產(chǎn)生一個鎖存信號，將計數(shù)值保

46、存起來；鎖存數(shù)據(jù)后，還要在下次tsten上升沿到來之前產(chǎn)生零信號clr_cnt，將計數(shù)器清零，為下次計數(shù)作準(zhǔn)備，如圖4.4所示為測頻控制信號仿真圖。 圖4.4 測頻控制信號仿真圖4.5.2 十進制計數(shù)器的功能模塊及仿真計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有rs觸發(fā)器、t觸發(fā)器、d觸發(fā)器及jk觸發(fā)器等。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，

47、以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。它主要的指標(biāo)在于計數(shù)器的位數(shù)，常見的有3位和4位的。很顯然，3位數(shù)的計數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。 十進制計數(shù)器的功能模塊如圖4.5所示。 圖4.5 十進制計數(shù)器的功能模塊圖該仿真的作用是實現(xiàn)十進制計數(shù)功能。從仿真圖4.6中可以得出，當(dāng)?shù)谝粋€cnt10計數(shù)輸出 cq=9 時，下一秒時鐘上升沿到來時，將產(chǎn)生一個carry_out信號作為下一個cnt10 的時鐘信號，同時c

48、q 清零，依次遞推到4個cnt10。 圖4.6 十進制計數(shù)器仿真圖4.5.3 四位鎖存器reg4b的設(shè)計和實現(xiàn) 四位鎖存器的功能模塊圖 圖4.7 四位鎖存器的功能模塊圖 鎖存器(latch)是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號暫存以維持某種電平狀態(tài)。鎖存器的最主要作用是緩存，其次完成高速的控制其與慢速的外設(shè)的不同步問題，再其次是解決驅(qū)動的問題，最后是解決一個 i/o 口既能輸出也能輸入的問題。仿真圖4.8的load 信號上升沿到來時將對輸入到內(nèi)部的 cnt10 計數(shù)信號進行鎖存。當(dāng)輸入信號上升到時就會產(chǎn)生鎖存，否則，不進行鎖存，該仿真在

49、上升沿的時候，將其鎖存起來，直到下個上升沿才會改變鎖存的數(shù)據(jù)，如仿真在“0000”的時候上升，則對“0000”進行鎖存。 圖4.8 四位鎖存器的仿真圖 4.5.4 系統(tǒng)時鐘分頻的功能模塊及仿真 系統(tǒng)時鐘分頻的分頻功能模塊如圖4.9所示； 圖4.9 系統(tǒng)時鐘分頻的分頻功能模塊圖 該模塊由系統(tǒng)時鐘分頻模塊12為testctl的計數(shù)能使信號tsten產(chǎn)生一個1s 脈寬的周期信號，并對頻率計中的 4位十進制計數(shù)器cnt10的 ena 使能端進行同步控制。tsten高電平時允許計數(shù)；當(dāng)?shù)碗娖綍r停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，從仿真圖4.10中可以看出，一個鎖存信號load 的上跳沿將計數(shù)

50、器在前一秒的計數(shù)值鎖存進鎖reg4b中，并由外部的十進制 7 段數(shù)碼管顯示計數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有一個清零信號 clr_cnt對計數(shù)器進行清零，為下一秒的計數(shù)操作做準(zhǔn)備。 圖4.10 系統(tǒng)時鐘分頻功能的仿真圖4.5.5 數(shù)碼管譯碼的功能模塊及仿真 數(shù)碼管譯碼的功能模塊如圖4.13所示。 圖4.11 數(shù)碼管譯碼的功能模塊數(shù)碼譯碼主要是用來完成各種碼制之間的轉(zhuǎn)換。例如可用來完成bcd十進制數(shù)、十進制數(shù)bcd之間數(shù)制的轉(zhuǎn)換。從圖4.11仿真圖可知，當(dāng)led的輸入為“0x7e”數(shù)碼管就會顯示為“0”，當(dāng)led的輸入為“0x06”數(shù)碼

51、管就會顯示為“1”。圖4.14為數(shù)碼管譯碼顯示仿真圖。圖4.12 數(shù)碼管譯碼仿真圖4.5.6 數(shù)碼管顯示功能模塊及仿真led有段碼和位碼之分，所謂段碼就是讓led顯示出八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的4位2進制數(shù)轉(zhuǎn)換為與led顯示對應(yīng)的8位段碼。位碼也就是led的顯示使能端，對于共陰級的led而言，低電平使能，在本設(shè)計中設(shè)計了一個3位的循環(huán)計數(shù)器，將計數(shù)結(jié)果輸入到譯碼器，譯碼結(jié)果輸出即可依次使能每個led。例如：要讓8個led同時工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個led，并在使能每一個led的同時，輸入所需顯示的數(shù)據(jù)對應(yīng)的8位段碼。雖然8個led是依次顯示，但是受視覺分辨

52、率的影響，看到的現(xiàn)象是8個led同時工作。 模塊的頂層圖如下所示。cnt計數(shù)產(chǎn)生掃描信號（位碼），led模塊用于查表產(chǎn)生led段碼輸出。 數(shù)碼管顯示的功能模塊如圖4.13所示。 圖4.13 數(shù)碼管顯示的功能模塊圖用4個led將待測頻率顯示出來，將通過十進制計數(shù)器的時鐘信號clk，輸出為時鐘信號計數(shù)譯碼后的顯示驅(qū)動端，在八段led譯碼為對應(yīng)的八段二進制編碼，并由數(shù)碼顯示器顯示出來。 圖4.14 數(shù)碼管顯示的仿真圖5 下載測試程序設(shè)計好后進行編譯保存，并參照fpga starter開發(fā)板原理圖，對其輸入輸出信號進行管腳分配。fpga starter開發(fā)板原理圖如圖所示；圖5.1 fpga star

53、ter開發(fā)板原理圖 引腳鎖定結(jié)果如下； 圖5.2 引腳鎖定圖 四位數(shù)字頻率計鎖定引腳后的電路圖； 圖5.3 四位數(shù)字頻率計電路圖 將程序下載到fpga starter開發(fā)板中進行驗證； (1)當(dāng)所輸入的信號為10hz時fpga開發(fā)板數(shù)碼管上顯示如圖5.4所示； 圖5.4 輸入信號為10hz時的實驗圖 (2)當(dāng)所輸入的信號為200hz時fpga開發(fā)板數(shù)碼管上顯示如圖5.5所示； 圖5.5 輸入信號為200hz時的實驗圖 (3)當(dāng)所輸入的信號為4000hz時fpga開發(fā)板數(shù)碼管上顯示如圖5.6所示圖5.6 輸入信號為4000hz時的實驗圖 結(jié) 論這次設(shè)計對頻率計進行了系統(tǒng)的設(shè)計。通過fpga運用v

54、hdl編程，利用fpga(現(xiàn)場可編程門陣列)芯片設(shè)計了一個4位數(shù)字式等精度頻率計，該頻率計的測量范圍為0-10khz,利用quartus 集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到cpld器件中，經(jīng)實際電路測試，仿真和實驗結(jié)果表明，該頻率計有較高的實用性和可靠性，達到預(yù)期的結(jié)果。和傳統(tǒng)的頻率計相比，利用fpga設(shè)計的頻率計簡化了電路板設(shè)計，提高了系統(tǒng)設(shè)計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計的趨勢。在這次畢業(yè)設(shè)計中，雖然應(yīng)用的都是在書本上學(xué)過的知識，但是只有應(yīng)用到實際中才算真正的學(xué)懂了這些知識。這次數(shù)字頻率計的涉及到了vhdl語言、quartus ii軟件，eda技術(shù)等

55、。涉及了微機原理和eda所學(xué)的大部分內(nèi)容。通過這次畢業(yè)設(shè)計實踐鞏固了學(xué)過的知識并能夠較好的利用。畢業(yè)設(shè)計實踐不單是將所學(xué)的知識應(yīng)用于實際，在設(shè)計的過程中，只擁有理論知識是不夠的。邏輯思維、電路設(shè)計的步驟和方法、考慮問題的思路和角度等也是很重要，需要我們著重注意鍛煉的能力。在這次設(shè)計中還發(fā)現(xiàn)理論與實際常常常存在很大差距，為了使電路正常工作，必須靈活運用原理找出解決方法。在課題設(shè)計中，通過使用 quartus ii 這個完全集成化易學(xué)易用的可編程邏輯設(shè)計環(huán)境，利用vhdl語言設(shè)計完成4位十進制數(shù)字頻率計，能夠較好的測定所給頻率，并且具有自動清零和自動測試的功能，基本符合此次課程設(shè)計給出的要求。 畢業(yè)設(shè)計中，除了對相關(guān)的專業(yè)知識以及相關(guān)的實驗操作進行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，還學(xué)會使用word繪圖，這次畢業(yè)設(shè)計不但對本專業(yè)的相關(guān)基礎(chǔ)知識進行了很好的復(fù)習(xí)，還對原由書本上的知識進行了拓展和延伸，畢業(yè)設(shè)計不但鍛煉了動手能力，