一種基于CMOS亞閾值設(shè)計(jì)的低失調(diào)基準(zhǔn)電路

1、    一種基于cmos亞閾值設(shè)計(jì)的低失調(diào)基準(zhǔn)電路    苑喬鄒光南張勝輝摘 要： 基于工作在亞閾值區(qū)域的pmos管，提出一種疊加結(jié)構(gòu)的低失調(diào)帶隙基準(zhǔn)電路。該方法將傳統(tǒng)基準(zhǔn)電路中倍乘的失調(diào)電壓轉(zhuǎn)變?yōu)榫礁男问剑行Ы档土嘶鶞?zhǔn)電路的失調(diào)電壓。仿真表明該基準(zhǔn)電路的輸出電壓為1.07 v，3范圍內(nèi)的失調(diào)電壓為6.69 mv，溫度特性為21.3 ppm/，psrr為-56 db。該電路在tsmc18工藝下成功流片。關(guān)鍵詞： 亞閾值； 疊加結(jié)構(gòu)； 基準(zhǔn)電路； 失調(diào)電壓： tn45?34 ： a ： 1004?373x（2014）05?0149?030 引 言基準(zhǔn)

2、電路是集成電路中的重要組成模塊，可以為系統(tǒng)提供精確的基準(zhǔn)電壓和基準(zhǔn)電流。利用三級(jí)管可以實(shí)現(xiàn)精確的基準(zhǔn)電路，其準(zhǔn)確度主要來(lái)源于硅的帶隙電壓，它的溫度系數(shù) 1可以減小到ppm/。4 結(jié) 論本文在分析傳統(tǒng)基準(zhǔn)電路失調(diào)電源來(lái)源的基礎(chǔ)上，提出了一種基于工作在亞閾值區(qū)域的mos管的疊加結(jié)構(gòu)電路，有效地降低了傳統(tǒng)電路的失調(diào)電壓。由表1可見(jiàn)，在其他各方面指標(biāo)改變較少的情況下，本電路能夠有效地降低失調(diào)電壓。參考文獻(xiàn)1 sansen w m c. analog design essentials m.北京：清華大學(xué)出版社，2008.2 allen p e， holberg d r. cmos analog cir

3、cuit design m. usa： oxford university press， 2005.3 常云峰.一種能夠精確檢測(cè)高于帶隙基準(zhǔn)電壓的上電復(fù)位電路j.集成電路設(shè)計(jì)，2012（4）：38?40.4 razavi b. design of analog cmos integrated circuits m. 西安：西安交通大學(xué)出版社，2003.5 gray p r， meyer r g. analysis and design of analog integrated circuits m. new york： wiley， 2001.6 blauschild r a， tucci p

4、， muller r s， et al. a new nmos temperature?stable voltage reference j. ieee journal of solid?state circuits， 1978， 13（6）： 767?774.7 tisividis y p， ulmer r w. a cmos voltage reference j. ieee journal of solid?state circuits， 1978， 13（6）： 774?778. 摘 要： 基于工作在亞閾值區(qū)域的pmos管，提出一種疊加結(jié)構(gòu)的低失調(diào)帶隙基準(zhǔn)電路。該方法將傳統(tǒng)基準(zhǔn)電路中倍

5、乘的失調(diào)電壓轉(zhuǎn)變?yōu)榫礁男问剑行Ы档土嘶鶞?zhǔn)電路的失調(diào)電壓。仿真表明該基準(zhǔn)電路的輸出電壓為1.07 v，3范圍內(nèi)的失調(diào)電壓為6.69 mv，溫度特性為21.3 ppm/，psrr為-56 db。該電路在tsmc18工藝下成功流片。關(guān)鍵詞： 亞閾值； 疊加結(jié)構(gòu)； 基準(zhǔn)電路； 失調(diào)電壓： tn45?34 ： a ： 1004?373x（2014）05?0149?030 引 言基準(zhǔn)電路是集成電路中的重要組成模塊，可以為系統(tǒng)提供精確的基準(zhǔn)電壓和基準(zhǔn)電流。利用三級(jí)管可以實(shí)現(xiàn)精確的基準(zhǔn)電路，其準(zhǔn)確度主要來(lái)源于硅的帶隙電壓，它的溫度系數(shù) 1可以減小到ppm/。4 結(jié) 論本文在分析傳統(tǒng)基準(zhǔn)電路失調(diào)電源來(lái)源的

6、基礎(chǔ)上，提出了一種基于工作在亞閾值區(qū)域的mos管的疊加結(jié)構(gòu)電路，有效地降低了傳統(tǒng)電路的失調(diào)電壓。由表1可見(jiàn)，在其他各方面指標(biāo)改變較少的情況下，本電路能夠有效地降低失調(diào)電壓。參考文獻(xiàn)1 sansen w m c. analog design essentials m.北京：清華大學(xué)出版社，2008.2 allen p e， holberg d r. cmos analog circuit design m. usa： oxford university press， 2005.3 常云峰.一種能夠精確檢測(cè)高于帶隙基準(zhǔn)電壓的上電復(fù)位電路j.集成電路設(shè)計(jì)，2012（4）：38?40.4 razavi

7、 b. design of analog cmos integrated circuits m. 西安：西安交通大學(xué)出版社，2003.5 gray p r， meyer r g. analysis and design of analog integrated circuits m. new york： wiley， 2001.6 blauschild r a， tucci p， muller r s， et al. a new nmos temperature?stable voltage reference j. ieee journal of solid?state circuits，

8、1978， 13（6）： 767?774.7 tisividis y p， ulmer r w. a cmos voltage reference j. ieee journal of solid?state circuits， 1978， 13（6）： 774?778. 摘 要： 基于工作在亞閾值區(qū)域的pmos管，提出一種疊加結(jié)構(gòu)的低失調(diào)帶隙基準(zhǔn)電路。該方法將傳統(tǒng)基準(zhǔn)電路中倍乘的失調(diào)電壓轉(zhuǎn)變?yōu)榫礁男问剑行Ы档土嘶鶞?zhǔn)電路的失調(diào)電壓。仿真表明該基準(zhǔn)電路的輸出電壓為1.07 v，3范圍內(nèi)的失調(diào)電壓為6.69 mv，溫度特性為21.3 ppm/，psrr為-56 db。該電路在tsmc18工藝

9、下成功流片。關(guān)鍵詞： 亞閾值； 疊加結(jié)構(gòu)； 基準(zhǔn)電路； 失調(diào)電壓： tn45?34 ： a ： 1004?373x（2014）05?0149?030 引 言基準(zhǔn)電路是集成電路中的重要組成模塊，可以為系統(tǒng)提供精確的基準(zhǔn)電壓和基準(zhǔn)電流。利用三級(jí)管可以實(shí)現(xiàn)精確的基準(zhǔn)電路，其準(zhǔn)確度主要來(lái)源于硅的帶隙電壓，它的溫度系數(shù) 1可以減小到ppm/。4 結(jié) 論本文在分析傳統(tǒng)基準(zhǔn)電路失調(diào)電源來(lái)源的基礎(chǔ)上，提出了一種基于工作在亞閾值區(qū)域的mos管的疊加結(jié)構(gòu)電路，有效地降低了傳統(tǒng)電路的失調(diào)電壓。由表1可見(jiàn)，在其他各方面指標(biāo)改變較少的情況下，本電路能夠有效地降低失調(diào)電壓。參考文獻(xiàn)1 sansen w m c. anal

10、og design essentials m.北京：清華大學(xué)出版社，2008.2 allen p e， holberg d r. cmos analog circuit design m. usa： oxford university press， 2005.3 常云峰.一種能夠精確檢測(cè)高于帶隙基準(zhǔn)電壓的上電復(fù)位電路j.集成電路設(shè)計(jì)，2012（4）：38?40.4 razavi b. design of analog cmos integrated circuits m. 西安：西安交通大學(xué)出版社，2003.5 gray p r， meyer r g. analysis and design of analog integrated circuits m. new york： wiley， 2001.6 blauschild r a， tucci p， muller r s， et al. a new nmos temperature?stable voltage reference j. ieee journal of solid?state circuits， 1978， 13（6）： 767?774.7 tisividis y p， ulmer r w. a cmos voltage reference j. ieee journal of solid?state