數(shù)字電子技術(shù)隨堂練習(xí)答案

1、1.  與二進(jìn)制數(shù)111010100.011相應(yīng)的十六進(jìn)制數(shù)是（  ）。  A(1D4. 3)16  B(1D4.6)16  C(724.3)16  D(EA0.6)16 答題：  A.  B.  C.  D. （已提交）2.  與二進(jìn)制數(shù)1101010.01相應(yīng)的八進(jìn)制數(shù)是（  ）。  A(152.2)8  B(152.1)8  C(6A.1)8  D(650.2)8

2、0;答題：  A.  B.  C.  D. （已提交）3.  與二進(jìn)制數(shù)1010001100.11對(duì)應(yīng)的十進(jìn)制數(shù)為（  ）。  A(650.3)10  B(640.75)10  C(642.3)10  D(652.75)10 答題：  A.  B.  C.  D. （已提交）4.  與十六進(jìn)制數(shù)2AD.E對(duì)應(yīng)的十進(jìn)制數(shù)為（  ）

3、。  A(680.875) 10  B(685.14) 10  C(685.875) 10  D(671.814) 10 答題：  A.  B.  C.  D. （已提交）5.  與十進(jìn)制數(shù)79相應(yīng)的二進(jìn)制數(shù)是（  ）。  A(1001111)2  B(1001110)2  C(1001101)2  D(1001011)2 答題：  A.  B.&

4、#160; C.  D. （已提交）6.  與十進(jìn)制數(shù)101相應(yīng)的二進(jìn)制數(shù)是（  ）。  A(1100001) 2  B(1100100) 2  C(1100101) 2  D(1100111) 2 答題：  A.  B.  C.  D. （已提交）7.  (-1011)2的原碼、反碼、補(bǔ)碼分別是（  ）。  A11011、00100、00101  B110

5、11、10100、10101  C01011、00100、00101  D01011、10100、10101 答題：  A.  B.  C.  D. （已提交）8.  采用二進(jìn)制補(bǔ)碼運(yùn)算，(-1011-1001)的運(yùn)算結(jié)果，其補(bǔ)碼、原碼分別為（  ）。  A101100  010100  B001100  110100  C001100  0110100  D101100  1

6、10100 答題：  A.  B.  C.  D. （已提交）9.  5421BCD碼中表示十進(jìn)制數(shù)9的編碼為（  ）。  A1010  B1001  C1100  D1101 答題：  A.  B.  C.  D. （已提交）10.  8421BCD碼中表示十進(jìn)制數(shù)9的編碼為（  ）。  A1010

7、0; B1001  C1100  D1101 答題：  A.  B.  C.  D. （已提交） 1.  函數(shù)式Y(jié)=AB´+A´BD+CD´的對(duì)偶式為（ ）A BC D 答題：  A.  B.  C.  D. （已提交）2.  運(yùn)用反演定理寫出函數(shù)Y=A´D´+A´B&

8、#180;C+AC´D+CD´的反函數(shù)Y´為（ ）。ABC D 答題：  A.  B.  C.  D. （已提交）3.  函數(shù)Y(A,B,C)=A´BC+AC´+B´的最小項(xiàng)之和的形式為（ ）。ACD 答題：  A.  B.  C.  D. （已提交）4.  函數(shù)轉(zhuǎn)換成與非與非式為（ ）。ABCD 

9、答題：  A.  B.  C.  D. （已提交）5.  函數(shù)F=A'B'+AB轉(zhuǎn)換成或非或非式為（  ）。  AF=( (AB)'+(A'B')')') '  BF=( (A+B)'+(A'+B')')') '  CF= ( (AB)'+(A'B')')'  DF= ( (A+B)'+(

10、A'+B')')' 答題：  A.  B.  C.  D. （已提交）6.  某邏輯電路的狀態(tài)表如圖2-1所示，其輸入變量為A，B，C，輸出為F，則F的邏輯式為（ ）。AF=A'B'C+ABCBF=A'BC'+ABCCF=A'B'C'+ABCDF=AB'C'+ABC圖2-1 答題：  A.  B.  C. 

11、; D. （已提交）7.  函數(shù)的卡諾圖如圖2-2所示，其最簡(jiǎn)“與或”表達(dá)式為（ ）。圖2-2ABCD 答題：  A.  B.  C.  D. （已提交）1.  圖3-1（a）、（b）、（c）、（d）中74系列TTL門電路的輸出狀態(tài)為低電平的是（ ）。AY1 BY2 CY3 DY4 （a） （b） （c） （d）圖3-1 答題：  A.  B.  C.  D

12、. （已提交）2.  圖3-2（a）、（b）、（c）、（d）中74HC系列CMOS門電路的輸出狀態(tài)為低電平的是（ ）。AY1 BY2 CY3 DY4 （a） （b） （c） （d）圖3-2 答題：  A.  B.  C.  D. （已提交）3.  TTL或非門多余的輸入端在使用時(shí)（  ）。  A應(yīng)該接高電平1  B應(yīng)該接低電平0  C可以接高電平1也可以接低電平0  D可以與其它有用端并聯(lián)也可以懸空

13、0;答題：  A.  B.  C.  D. （已提交）4.  CMOS與非門多余的輸入端在使用時(shí)（  ）。  A應(yīng)該接高電平1  B可以接低電平0也可以接高電平1  C應(yīng)該接低電平0  D可以與其它有用端并聯(lián)也可以通過一個(gè)51W的電阻接地 答題：  A.  B.  C.  D. （已提交）5.  和CMOS電路相比， TTL電路最突出的優(yōu)

14、勢(shì)在于（  ）。  A可靠性高  B抗干擾能力強(qiáng)  C速度快  D功耗低 答題：  A.  B.  C.  D. （已提交）6.  和TTL電路相比，CMOS電路最突出的優(yōu)勢(shì)在于（  ）。  A可靠性高  B抗干擾能力強(qiáng)  C速度快  D功耗低 答題：  A.  B.  C.  D. （已

15、提交）7.  在TTL門電路中，能實(shí)現(xiàn)“線與”邏輯功能的門為（  ）。  A三態(tài)門  BOC門  C與非門  D異或門 答題：  A.  B.  C.  D. （已提交）8.  在CMOS門電路中，三態(tài)輸出門、OD門、與非門、異或門和非門中，能實(shí)現(xiàn)“線與”邏輯功能的門為（  ）。  AOD門  B三態(tài)門  C或非門  D異或門 答題：  A.

16、60; B.  C.  D. （已提交）9.  門電路中，能實(shí)現(xiàn)總線連接方式的門為（  ）。  AOD門  BOC門  C或非門  D三態(tài)門 答題：  A.  B.  C.  D. （已提交）10.  欲使漏極開路的CMOS 門電路實(shí)現(xiàn)“線與”，則其輸出端應(yīng)該（  ）。  A并聯(lián)  B并聯(lián)且外接上拉電阻和電源  

17、60; C外接上拉電阻和電源但不需并聯(lián)  D無需并聯(lián)也無需外接上拉電阻和電源 答題：  A.  B.  C.  D. （已提交）11.  三態(tài)輸出的門電路其輸出端（  ）。   A可以并聯(lián)且實(shí)現(xiàn)“線與”  B不能并聯(lián)也不能實(shí)現(xiàn)“線與”    C可以并聯(lián)但不能實(shí)現(xiàn)“線與”  D無需并聯(lián)但可以實(shí)現(xiàn)“線與” 答題：  A.  B.  

18、C.  D. （已提交）12.  圖3-3中由74系列TTL與非門組成的電路中，門G輸出高電平/低電平時(shí)流出其輸出端的電流分別為（ ）。已知與非門的輸入電流為IIL= -1.6mA，IIH=40uA。圖3-3A3IIH、3IIL B3IIH、6IIL C6IIH、3IIL D6IIH、6IIL 答題：  A.  B.  C.  D. （已提交）13.  圖3-4中由74系列TTL或非門組成的電路中，門G輸出高電平/低電平時(shí)流出其輸出端的電流分別為

19、（ ）。已知或非門的輸入電流為IIL= -1.6mA，IIH=40uA。圖3-4A3IIH、3IIL B6IIH、6IIL C3IIH、6IIL D6IIH、3IIL 答題：  A.  B.  C.  D. （已提交）14.  某集成電路芯片，查手冊(cè)知其最大輸出低電平VOL(max)=0.5V，最大輸入低電平VIL(max)=0.8V，最小輸出高電平VOH(min)=2.7V，最小輸入高電平VIH(min)=2.0V，則其低電平噪聲容限VNL等于（  ）。  A0.

20、4V  B0.6V  C0.3V  D1.2V 答題：  A.  B.  C.  D. （已提交）1.  圖4-1中Y的邏輯函數(shù)式為（ ）。ABCD圖4-1 答題：  A.  B.  C.  D. （已提交）2.  用3線-8線譯碼器74HC138設(shè)計(jì)的邏輯電路如圖4-2所示，74HC138的功能表如圖4-3所示。、則輸出Y3、Y2、Y1、Y0的函

21、數(shù)式分別為（ ）。A、B、C、D、 圖4-2 圖4-3 答題：  A.  B.  C.  D. （已提交）3.  用8選1數(shù)據(jù)選擇器74LS152設(shè)計(jì)的邏輯電路如圖4-4所示，74LS152的功能表如圖4-5所示。則其輸出F的函數(shù)式為（ ）。A. BC. D 圖4-4 圖4-5 答題：  A.  B.  C.  D. （已提交）1.  觸

22、發(fā)器輸出的狀態(tài)取決于（  ）。   A. 輸入信號(hào)  B電路的初始狀態(tài)    C. 時(shí)鐘信號(hào)  D輸入信號(hào)和電路的原始狀態(tài) 答題：  A.  B.  C.  D. （已提交）2.  假設(shè)JK觸發(fā)器的現(xiàn)態(tài)Q=0，要求次態(tài)Q*=0，則應(yīng)使（  ）。  AJ=×，K=0  BJ=0，K=×    CJ=1，K=× 

23、 DJ=K=1 答題：  A.  B.  C.  D. （已提交）3.  T觸發(fā)器的功能是（  ）。  A翻轉(zhuǎn)、置“0”  B保持、置“1”    C置“1”、置“0”  D翻轉(zhuǎn)、保持 答題：  A.  B.  C.  D. （已提交）4.  在時(shí)鐘脈沖作用下，圖5-1所示電路的功能是（ ）。圖5-1A.&#

24、160; B.  C.  D.  答題：  A.  B.  C.  D. （已提交）5.  邏輯電路如圖5-2所示，A=“1”時(shí)，脈沖來到后D觸發(fā)器（ ）。Q¢圖5-2A具有計(jì)數(shù)器功能 B置“0” C置“1” D保持原狀態(tài) 答題：  A.  B.  C.  D. （已提交）6.  邏輯電路如圖5-3所示，當(dāng)A

25、=“0”，B=“1”時(shí)，CLK脈沖來到后D觸發(fā)器（ ）。圖5-3A具有計(jì)數(shù)功能 B保持原狀態(tài) C置“0” D置“1” 答題：  A.  B.  C.  D. （已提交）7.  設(shè)圖5-4所示電路的初態(tài)Q1Q2 =00，試問加入3個(gè)時(shí)鐘正脈沖后，電路的狀態(tài)將變?yōu)椋?）。圖5-4A. 0 0 B. 0 1 C. 1 0 D. 1 1 答題：  A.  B.  C.  D. （已提交）1.&#

26、160; 邏輯電路如圖6-1所示，該電路的功能為（ ）。A不能自啟動(dòng)同步五進(jìn)制加法計(jì)數(shù)器 B可自啟動(dòng)異步五進(jìn)制加法計(jì)數(shù)器C不能自啟動(dòng)異步五進(jìn)制減法計(jì)數(shù)器 D可自啟動(dòng)同步五進(jìn)制減法計(jì)數(shù)器圖6-1 答題：  A.  B.  C.  D. （已提交）2.  由同步十進(jìn)制計(jì)數(shù)器74LS160和門電路組成的計(jì)數(shù)器電路如圖6-2所示。74LS160的功能表如圖6-3所示。該電路的功能為（ ）。A8進(jìn)制減法計(jì)數(shù)器 B8進(jìn)制加法計(jì)數(shù)器C9進(jìn)制減法計(jì)數(shù)器 D9進(jìn)制加法計(jì)數(shù)器 圖6-2 圖6-3

27、 答題：  A.  B.  C.  D. （已提交）3.  由同步十六進(jìn)制計(jì)數(shù)器74LS161和門電路組成的計(jì)數(shù)器電路如圖6-4所示。74LS161的功能表如圖6-5所示。該電路的功能為（ ）。A11進(jìn)制加法計(jì)數(shù)器 B11進(jìn)制減法計(jì)數(shù)器C10進(jìn)制加法計(jì)數(shù)器 D10進(jìn)制減法計(jì)數(shù)器 圖6-4 圖6-5 答題：  A.  B.  C.  D. （已提交）1.  數(shù)據(jù)通過（&

28、#160; ）存儲(chǔ)在存儲(chǔ)器中。  A讀操作  B啟動(dòng)操作    C寫操作  D尋址操作 答題：  A.  B.  C.  D. （已提交）2.  下列說法不正確的是（  ）。  A半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu)都是由地址譯碼器、存儲(chǔ)矩陣和讀寫控制電路三大部分構(gòu)成  BROM的主要特點(diǎn)是在工作電源下可以隨機(jī)地寫入或讀出數(shù)據(jù)  C靜態(tài)RAM存儲(chǔ)單元的主體是由一對(duì)具有互為反饋的倒相器組成的雙穩(wěn)態(tài)電路&

29、#160; D動(dòng)態(tài)RAM存儲(chǔ)單元的結(jié)構(gòu)比靜態(tài)RAM存儲(chǔ)單元的結(jié)構(gòu)簡(jiǎn)單 答題：  A.  B.  C.  D. （已提交）3.  若存儲(chǔ)器容量為512K×8位，則地址代碼應(yīng)?。?#160; ）位。  A. 17  B. 18  C. 19  D. 20 答題：  A.  B.  C.  D. （已提交）4.  一片256K

30、5;4的ROM,它的存儲(chǔ)單元數(shù)和數(shù)據(jù)線數(shù)分別為（）。A. 個(gè)，4條 B. 個(gè)， 18條C. 個(gè)，4條 D. 個(gè)， 18條 答題：  A.  B.  C.  D. （已提交）5.  快閃存儲(chǔ)器屬于（  ）器件。  A掩模ROM  B可擦寫ROM  C動(dòng)態(tài)RAM  D靜態(tài)RAM 答題：  A.  B.  C.  

31、D. （已提交）1.  可編程邏輯器件的基本特征在于（  ）。  A通用性強(qiáng)  B其邏輯功能可以由用戶編程設(shè)定    C可靠性好  D集成度高 答題：  A.  B.  C.  D. （已提交）2.  2、PLD的開發(fā)需要有（  ）的支持。A硬件和相應(yīng)的開發(fā)軟件  B 硬件和專用的編程語言  C開發(fā)軟件  D專用的編程語言 答題： 

32、60;A.  B.  C.  D. （已提交）3.  3、PAL器件與陣列、或陣列的特點(diǎn)分別為（  ）。  A.固定、可編程  B.可編程、可編程  C.固定、固定  D.可編程、固定 答題：  A.  B.  C.  D. （已提交）4.  4、產(chǎn)品研制過程中需要不斷修改的中、小規(guī)模邏輯電路中選用（  B  ）最為合適。  A

33、PAL  BGAL  CEPLD  DFPGA 答題：  A.  B.  C.  D. （已提交）5.  5、通用陣列邏輯GAL器件的通用性，是指其輸出電路的工作模式，可通過對(duì)（  ）進(jìn)行編程實(shí)現(xiàn)。  A輸出邏輯宏單元OLMC  B與門陣列  C或門陣列  D與門陣列和或門陣列 答題：  A.  B.  C.  D.&

34、#160;（已提交）6.  6、圖8-1所示電路是PAL的一種異或輸出結(jié)構(gòu)，其輸出Y的最小項(xiàng)之和表達(dá)式為（ ）。 圖8-1A.  B. C.  D.  答題：  A.  B.  C.  D. （已提交）1.  自動(dòng)產(chǎn)生矩形波脈沖信號(hào)的是（  ）。  A施密特觸發(fā)器  B單穩(wěn)態(tài)觸發(fā)器    CT觸發(fā)器  D多諧振蕩器' 答

35、題：  A.  B.  C.  D. （已提交）2.  將三角波變換為矩形波，需選用（  ）。  A單穩(wěn)態(tài)觸發(fā)器  B施密特觸發(fā)器  C微分電路  D雙穩(wěn)態(tài)觸發(fā)器 答題：  A.  B.  C.  D. （已提交）3.  單穩(wěn)態(tài)觸發(fā)器輸出脈沖的寬度取決于（  ）。  A觸發(fā)脈沖的寬度  B觸發(fā)脈沖的幅度

36、60;   C電源電壓的數(shù)值  D電路本身的電阻、電容參數(shù) 答題：  A.  B.  C.  D. （已提交）4.  為了提高對(duì)稱式多諧振蕩器振蕩頻率的穩(wěn)定性，最有效的方法是（  ）。  A提高電阻、電容的精度  B提高電源的穩(wěn)定度   C接入石英晶體  D保持環(huán)境溫度不變 答題：  A.  B.  C.  D. （已提交）5.  欲得到一個(gè)頻率高度穩(wěn)定的矩形波, 應(yīng)采用（  ）。  A.計(jì)數(shù)器  B.單穩(wěn)態(tài)觸發(fā)器  C.石英晶體多諧振蕩器  D.施密特觸發(fā)器