數(shù)字電路部分二-時(shí)序邏輯電路-王翰卓

1、第七章 時(shí)序邏輯電路7.1 常見觸發(fā)器的功能驗(yàn)證7.1.1 SR觸發(fā)器74LS279為兩個(gè)SR觸發(fā)器的集成芯片。1S1和1S2為一個(gè)觸發(fā)器的兩個(gè)接口。連接電路如圖，可驗(yàn)證SR觸發(fā)器的功能。7.1.2 JK觸發(fā)器通過邏輯分析儀，觀察J和K輸入的跳變對(duì)輸出波形的影響。實(shí)驗(yàn)的一個(gè)結(jié)果如下。7.1.3 D觸發(fā)器用D觸發(fā)器構(gòu)成一個(gè)二分頻電路。將Q接回到D上，用邏輯分析儀對(duì)比ClK與Q的波形頻率。結(jié)果如圖-7.2 常用時(shí)序邏輯電路及其相關(guān)設(shè)計(jì)7.2.1 寄存器應(yīng)用雙向移位寄存器74LS194改串行輸入改為并行輸出。SL、SR為串行的數(shù)據(jù)輸入端，S1S0=00時(shí)保持，S1S0=11時(shí)置數(shù)，S1S0=10時(shí)左

2、移串行輸入，由高位移向低位，S1S0=01時(shí)右移串行輸入，由低位移向高位。例如下面用左移方式，將SL產(chǎn)生的四個(gè)數(shù)據(jù)并行輸出。Word Generator設(shè)置為Burst模式。7.2.2 計(jì)數(shù)器7.2.2.1 用74LS160設(shè)計(jì)一個(gè)六進(jìn)制的計(jì)數(shù)器。應(yīng)用異步置零的方法，當(dāng)QDQCQBQA=0110時(shí)，使異步置零端CLR=0。為保證置零的有效性，加入了改進(jìn)電路-SR觸發(fā)器，使輸出為6的CLOCK下降沿到來(lái)后的整個(gè)低電平期間觸發(fā)器輸出恒為低電平。采用同步置數(shù)法，將四個(gè)輸入ABCD接為低電平，QDQCQBQA=0101時(shí)LOAD=0。7.2.2.2 驗(yàn)證74LS290的功能74LS290為2-5-10

3、進(jìn)制計(jì)數(shù)器。R01=R02=1，S01=S02=0時(shí)，輸出為0，R01=R02=0，S01=S02=1時(shí)輸出為9。S和R都置為0時(shí)正常計(jì)數(shù)。INA接入clock后，實(shí)現(xiàn)二進(jìn)制計(jì)數(shù)；INB接入clock后，實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)；INB接到QA，INA接clock時(shí)，實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)。如下電路通過開關(guān)的切換可以實(shí)現(xiàn)不同的計(jì)數(shù)和置數(shù)功能。7.3 時(shí)序邏輯電路的設(shè)計(jì)7.3.1 同步時(shí)序邏輯電路的設(shè)計(jì)7.3.1.1 同步時(shí)序邏輯電路的狀態(tài)化簡(jiǎn)設(shè)計(jì)一個(gè)串行輸入的數(shù)據(jù)檢測(cè)器，連續(xù)輸入3個(gè)或3個(gè)以上1時(shí)輸出為1，其他情況下輸出為0。分析：先將該問題抽象出狀態(tài)轉(zhuǎn)換圖。設(shè)輸入為X，輸出為Y。電路在沒有輸入1之前狀態(tài)為S0

4、，輸入一個(gè)1后狀態(tài)為S1，連輸兩個(gè)1，變?yōu)镾2，輸入3個(gè)或3個(gè)以上1后轉(zhuǎn)為S3。S0 S0S1S2S3S000 1/0 0/0 0/0 0/0 X/YS3S3 0/0 1/0 1/1 1/1S2和S3在相同的輸入下有相同的輸出，且指向同一個(gè)次態(tài)，故狀態(tài)圖可化簡(jiǎn)如下-S0S0S1S000 1/0 0/0 0/0 S2S2S2 0/0 1/0 1/1 畫出Q1*Q0*/Y的卡諾圖-X Q1Q000011110000/000/0xx/x00/0101/010/0xx/x10/1將該卡諾圖分解為Q1* Q0* Y 三個(gè)卡諾圖，得到狀態(tài)方程-選用JK觸發(fā)器，可得連接電路如圖-7.3.1.2 同步時(shí)序邏輯

5、電路的自啟動(dòng)的設(shè)計(jì) 設(shè)計(jì)一個(gè)七進(jìn)制計(jì)數(shù)器，要求它能夠自啟動(dòng)。已知該計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖及編碼如圖所示。100010101001 /0 /0 /0 /cQ1Q2Q3/1 /0110111011 /0 /0分析：先畫出次態(tài)Q1*Q2*Q3*的卡諾圖-Q1 Q2Q3000111100xxx1000011011010110011111需要對(duì)此卡諾圖進(jìn)行修改使得無(wú)效狀態(tài)000的次態(tài)可以進(jìn)入有效狀態(tài)，如將xxx修改為010，之后化簡(jiǎn)結(jié)果為-Q1Q2Q3=011時(shí)C=1，故C=Q1Q2Q3仍選用JK觸發(fā)器，連接電路?？蓪?shí)驗(yàn)通過異步置零端將狀態(tài)置零，看是否可以進(jìn)入有效循環(huán)狀態(tài)。7.3.2 異步時(shí)序邏輯電路的設(shè)計(jì)

6、用異步時(shí)序邏輯電路的設(shè)計(jì)方法，設(shè)計(jì)一個(gè)8421碼的異步十進(jìn)制減法計(jì)數(shù)器。分析：與同步時(shí)序邏輯電路不同，異步時(shí)序邏輯電路的各個(gè)觸發(fā)器不采用統(tǒng)一的激勵(lì)源作為觸發(fā)脈沖，有的是采用其他觸發(fā)器的輸出作為自己的觸發(fā)脈沖。為觸發(fā)器挑選時(shí)鐘脈沖要遵循兩個(gè)原則，第一，觸發(fā)器的狀態(tài)發(fā)生翻轉(zhuǎn)時(shí)必須有時(shí)鐘信號(hào)發(fā)生；第二，觸發(fā)器不發(fā)生翻轉(zhuǎn)時(shí)“多余的”時(shí)鐘信號(hào)越少越好。異步時(shí)序邏輯電路的設(shè)計(jì)一般采用時(shí)序圖來(lái)進(jìn)行分析，便于選擇合適的觸發(fā)信號(hào)。下圖為此計(jì)數(shù)器的時(shí)序圖clk0Q0 Q1Q2 Q3 B根據(jù)以上原則，選擇FF0的時(shí)鐘信號(hào)clk0來(lái)自計(jì)數(shù)輸入脈沖，F(xiàn)F1的clk1來(lái)自Q0，F(xiàn)F2的來(lái)自Q1，F(xiàn)F3的來(lái)自Q0。再去由卡

7、諾圖列寫狀態(tài)方程、輸出方程。Q3Q2 Q1Q00001111000100100000010000101001101000110010111xxxxxxxxxxxxxxxx1001111000xxxxxxxx實(shí)際需要把沒有脈沖觸發(fā)的狀態(tài)也作為無(wú)關(guān)項(xiàng)處理，此時(shí)的實(shí)際狀態(tài)為“保持”，但為了方便化簡(jiǎn)，仍做無(wú)關(guān)項(xiàng)處理。如以Q1為例，當(dāng)Q1處在Q3Q2Q1Q0為1001 0111 0101 0011 0001時(shí)，由于期間沒有來(lái)自clk1(Q0)的下降沿的觸發(fā)，故Q1的這些狀態(tài)的次態(tài)認(rèn)為是x。同理可得Q2* Q3* Q0*的卡諾圖，修改后的卡諾圖為- Q3Q2 Q1Q000011110001x01xxx0x

8、xx00x01010011xxx0xxx00x0111xxxxxxxxxxxxxxxx100111xxx0xxxxxxxx選用 JK觸發(fā)器化簡(jiǎn)后的狀態(tài)方程為-進(jìn)位B=Q3Q2Q1Q0。其中.clk代表觸發(fā)源，非表示邏輯與。按下圖連接電路進(jìn)行仿真。7.3.3 時(shí)序邏輯電路的綜合設(shè)計(jì)實(shí)驗(yàn)通過設(shè)計(jì)自動(dòng)售貨機(jī)的時(shí)序邏輯電路，對(duì)自頂向下和自底向上兩種針對(duì)較為復(fù)雜的時(shí)序邏輯電路的設(shè)計(jì)方法進(jìn)行選擇和比較。7.3.3.1 設(shè)計(jì)自動(dòng)售火柴的時(shí)序邏輯電路，投幣口每次只能投入一枚五角或一元的硬幣。投入一元五角硬幣后機(jī)器自動(dòng)給出一盒火柴；投入兩枚一元?jiǎng)t會(huì)給出飲料并找回一枚五角硬幣。分析：先進(jìn)行邏輯抽象，設(shè)A代表投一元

9、硬幣，B代表投五角硬幣，Y代表輸出火柴，Z代表找五角硬幣。本例設(shè)計(jì)的邏輯情況有投三次五角硬幣，給火柴；投一次一元，一次五角給火柴；投兩次一元給火柴和五角三種。設(shè)計(jì)的情況較少，可以通過自頂向下的同步時(shí)序邏輯電路的設(shè)計(jì)來(lái)實(shí)現(xiàn)。設(shè)未投硬幣或投滿一元五角的狀態(tài)為S0，投入一次五角狀態(tài)為S1，投滿一元狀態(tài)為S2。時(shí)序圖如下-00000100 01/00 00/00Q1*Q0* 10/10 AB/YZ010101/10 10/00 01/00 00/0010or 10/111010 00/00Q1Q0 AB000111100000/0001/00xx/xx10/000101/0010/00xx/xx00/

10、1011xx/xxxx/xxxx/xxxx/xx1010/0000/10xx/xx00/11選用D觸發(fā)器來(lái)設(shè)計(jì)，得到按如圖接入電路，觸發(fā)器的clk是由A和B的輸入產(chǎn)生的，AB一旦有一方輸入，F(xiàn)F0和FF1的CLK端會(huì)有下降沿產(chǎn)生，使用時(shí)先將觸發(fā)器清零，可達(dá)到所要求的仿真效果。7.3.3.2 設(shè)計(jì)自動(dòng)售火柴的邏輯電路，每次可以投入一枚1分、2分或5分的硬幣，累計(jì)超過8分以后，輸出一盒火柴，并找回超過8分的錢。分析：本例可能出現(xiàn)多種狀態(tài)，為減少工作量，應(yīng)考慮用已有的模塊來(lái)完成電路的功能，即自底向上的設(shè)計(jì)思路。以X1、X2、X3代表投入1分、2分、5分硬幣的信號(hào)。Y1、Y2、Y3代表找4分、2分、1分的信號(hào)。Z代表輸出火柴的信號(hào)?？捎靡粋€(gè)四位的加法器和一個(gè)四位的寄存器將輸入的變量逐次累加，并用寄存器的輸出表示應(yīng)找的錢數(shù)。整體電路的設(shè)計(jì)如下。開始時(shí)，閉合開關(guān)J4，根據(jù)電容兩端的電壓降不能突變的特點(diǎn)，R1上的電壓迅速突變?yōu)楦唠娖?，?/p>