FPGA實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)2

1、西南科技大學(xué)實(shí)驗(yàn)報(bào)告課程名稱：實(shí)驗(yàn)名稱：基于 HDL十進(jìn)制計(jì)數(shù)、顯示系統(tǒng)設(shè)計(jì)姓 名：學(xué) 號(hào)：班 級(jí)：通信1301指導(dǎo)教師：劉桂華西南科技大學(xué)信息工程學(xué)院制基于HDL十進(jìn)制計(jì)數(shù)、顯示系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)?zāi)康?、掌握基于語言的ISE設(shè)計(jì)全流程；2、熟悉、應(yīng)用VerilogHDL描述數(shù)字電路；3、掌握基于Verilog 的組合和時(shí)序邏輯電路的設(shè)計(jì)方法；4、掌握chipscope片內(nèi)邏輯分析儀的使用與調(diào)試方法。實(shí)驗(yàn)原理1、實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)具有異步復(fù)位、同步使能的十進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)結(jié)果可以通過七段數(shù) 碼管、發(fā)光二極管等進(jìn)行顯示。便能控確十進(jìn)制計(jì) 時(shí)鐘端 數(shù)器I異步清零端一一I:FPGA"進(jìn)位2、模塊端

2、口信號(hào)說明：輸入信號(hào)：Clk_50m -系統(tǒng)采樣時(shí)鐘clk 待計(jì)數(shù)的時(shí)鐘clr 異步清零信號(hào)，當(dāng)clr=0 ，輸出復(fù)位為 0，當(dāng)clr=1，正常計(jì)數(shù)ena 使能控制信號(hào)，當(dāng)en a=1，電路正常累加計(jì)數(shù)，否則電路不工作輸出信號(hào):q6 : 0 驅(qū)動(dòng)數(shù)碼管，顯示計(jì)數(shù)值的個(gè)位cout1bit數(shù)據(jù)，顯示計(jì)數(shù)值向十位的進(jìn)位COM 共陽級(jí)數(shù)碼管，公共端(接地，參考開發(fā)板原理圖3、以自頂向下的設(shè)計(jì)思路進(jìn)行模塊劃分：整個(gè)系統(tǒng)主要設(shè)計(jì)的模塊是：十進(jìn)制計(jì)數(shù)模塊和數(shù)碼管驅(qū)動(dòng)模塊， 由 于實(shí)驗(yàn)板的按 鍵為實(shí)現(xiàn)硬件防抖，則需要將按鍵輸入的時(shí)鐘 clk，先通 過消抖模塊消抖后，再輸出至后續(xù)使用。1) 十進(jìn)制計(jì)數(shù)器模塊設(shè)計(jì)

3、輸入：CLK待計(jì)數(shù)的時(shí)鐘CLR 異步清零信號(hào)，當(dāng)CLR =0，輸出復(fù)位為0,當(dāng)CLR =1,正常計(jì)數(shù)。EN 使能控制信號(hào)，當(dāng)EN=1，電路正常累加計(jì)數(shù)，否則電路不工作輸出：SUM3:0 計(jì)數(shù)值的個(gè)位。即，在 CLK上升沿檢測(cè)到SUM=9時(shí)，SUM將被置0，開始新一輪的計(jì)數(shù)。tc計(jì)數(shù)值的十位進(jìn)位，即：只有在時(shí)鐘 CLK上升沿檢測(cè)到SUM=9時(shí)，TC將被置1，其余情況下TC=O;在設(shè)計(jì)中可以使用always， if-else-if 語句實(shí)現(xiàn)，設(shè)計(jì)中注意不要在兩 個(gè)以上的always模塊中對(duì)同一個(gè)變量進(jìn)行賦值，否則會(huì)產(chǎn)生多重賦值源（multi-source ）的問題。2）數(shù)碼管顯示驅(qū)動(dòng)模塊（） 輸入

4、：input43:0 待顯示的數(shù)值 輸出：out76:0 驅(qū)動(dòng)數(shù)碼管的七位數(shù)值（注意下表中out的對(duì)應(yīng)位）輸入sum輸出out數(shù)ABCD3210碼out0out1out2out3000000000100011001200100010300110000401001001501010100601100100701110001810000000910010000A10100001b10111100C11000110d11011000E11100110F111101113）消抖模塊（1）按鍵抖動(dòng)的產(chǎn)生原因：通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開、閉合時(shí)，由于機(jī)械觸點(diǎn)的彈性作用，一 個(gè)按鍵開關(guān)

5、在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開時(shí)也不會(huì)一下子斷開。 因而在閉 合及斷開的瞬間均伴隨有一連串的抖動(dòng)，為了不產(chǎn)生這種現(xiàn)象 而作的措施就是按鍵消抖。（2）本次實(shí)驗(yàn)提供的消抖模塊簡(jiǎn)介elk電平檢查榛塊moduk.v延時(shí)模塊clk outdebou nce_m（xjLileN電平檢查模塊：檢測(cè)輸入的按鍵是否被按下或者釋放，并分別將 H2L_Sig,L2H_Sig拉高，并隨后拉低，給出按鍵的操作信息。延時(shí)模塊：對(duì)輸入的信號(hào)變化時(shí)刻進(jìn)行計(jì)時(shí)并觀察信號(hào)的變換情況，對(duì)輸出端口進(jìn)行 恰當(dāng)?shù)刭x值 實(shí)驗(yàn)資料中將給出消抖模塊設(shè)計(jì)源代碼。對(duì)模塊的具體設(shè)計(jì) 細(xì)節(jié)不需理解，消抖模塊不要求仿真三、 實(shí)驗(yàn)步驟1、創(chuàng)建工程。

6、為工程，為工程命名、指定存儲(chǔ)路徑個(gè)文件夾。2、計(jì)數(shù)器及數(shù)碼管驅(qū)動(dòng)模塊設(shè)計(jì)創(chuàng)建VHD模塊文件，對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì) (1)計(jì)數(shù)器模塊代碼編寫module cnt10(clk,clr,en,sum,tc);input clk,clr,en; output reg 3:0 sum;output tc; assign tc=(sum=4'b1111); always (posedge clk ,negedge clr) beginif(clr) sum<=4'b0000;else if(en)begin sum=sum+1'b1;if(sum=4b'1010) su

7、m<=4b'0000; end else sum<=sum;end endmodule(2)數(shù)碼管驅(qū)動(dòng)模塊代碼編寫 module led( input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h06;4'd4:out7=7'h46;4'd5:out7=7'h24;4'

8、d6:out7=7'h20;4'd7:out7=7'h0f;4'd8:out7=7'h00;4'd9:out7=7'h04;default out7=7'h0;endcaseendendmodule3) cnt10 與 led 模塊的組合module top_2(clk,clr,ena,tc,out7);input clk,clr,ena;output tc;output 6:0 out7;wire 3:0 sum;cn t10 cn t(clk,clr,e na,sum,tc);led Ied1(sum,out7);en dmo

9、dule(4)綜合仿真首先對(duì)計(jì)數(shù)器和數(shù)碼管驅(qū)動(dòng)兩個(gè)模塊進(jìn)行綜合，無誤后編寫測(cè)試激勵(lì)文件，進(jìn)行仿真。激勵(lì)文件及仿真結(jié)果如下：End Tlme2000 ns期'IkDrJldrlJleni.yitcCurrefll SimilirtiDn rimQiooaritDflS25Q neSQDriS1 1 11 .1 l.lIlli750 nsI I I II I I1IHOQCI1 1 1 1 1 1111500 ns1 ?50 fieI . I II I I I. II2QOO fK I I :um|：r ：IJ41I9-|； X4'hlXX3X*tl<>(rns <

10、; iri6 X w? X4，h® > 巧9 :jr oX-i hl :<,怕你訶141!nI3* lurtH04.|ifUm|0|i& tcir B<PE.?!iaD|31：0j.:3?'hOOBIJ0CI64血 DUTY.6丫CL耳D ®i|0FFSET|31H32Tnm:OH7fi4*IkaI匚n札lr1& en>1 iI>：ERRCiR.(J2-MJOOaO0OOI :(r n ：r ： Th： , r- 5：Via、4' <4hF /'4'h7 :ilr *hS 具叭齢竹訂 廠：；

11、廠F；F(丁 0 ：1 / l'h2u011ML；HWQ'&Kinsui43：JMb叩血?jiǎng)?yiinpJt42| Jl inpjt<i|.3(0Ll7|b：JCurrwi fimukrtinnTimfi 10M inJ n：51 DO ns2 DO ns30 0 n sI I I I I I I I I I I I I I I I 1 I400 ns500 nsGODhb00 ns1 1 I I 1 1 1 1 I I 1 1BOO 03aOOns TDOO ns1 1 1 1 1 1 1 1 1 1 1郞 CWlh 0【7h0l ：71 HF <C嚴(yán)低X

12、?hoi、X 竹昇 X J'hiJ V、攻17'M)F X 7'hOOi X 7hD41«JI DUt；|6l! 11ni*MimJ. np n.-F aiTX_ERPCR._4 I PUlJll0如I rilt7|4lEil "11713(111 I411 nui7|0f1e 審 ntuun.oc4J! np -14 】JUULUU.U得到正確的仿真圖形后進(jìn)行這兩個(gè)模塊組合的綜合，創(chuàng)建激勵(lì)文件,進(jìn)行仿真。激勵(lì)文件與仿真結(jié)果如下:End Tim*:20000網(wǎng)0J TLnLTLlTLJTU-LJyi< r1胡旳1yll.0+ <X,uuf

13、7|0.D7hC0rraoiwSniFrcurrent KimuwianTimfc ?0 DO nsD nsHO ng500ins75C nsn000rrs1250 ns1SDO ns17!iD2000 n1 1 1 1 1 1 11 111 11 111 1 1 1 1 111 11 11Q S<out7 :U:?h：l <T''i+: <"il：堺h鬲洛F心環(huán)岀師岡療110八嚴(yán)時(shí)，.幣04了而1）汗時(shí)榔：皿怖巧引； 0：；7'MFX0創(chuàng).皿創(chuàng)可1II1.|0 Du】T鬥aa； ouirrflaO. OUf73|1q. ou17；1創(chuàng).nu

14、lJll1Dijrf70|1 51FEFlOD|31 Jfl3.STiOODOODMQ：lDUTTCCfCL£05n 5D IQFSETRIU兒ffA dir1dJ_LTLTLn 丁丁 LrrT_TLTLP惑附1I na13、拷貝消抖模塊代碼：，組合完成消抖模塊。4、將消抖模塊，十進(jìn)制計(jì)數(shù)器，數(shù)碼管驅(qū)動(dòng)模塊組合為一個(gè)系統(tǒng)。編寫代碼如下：module seg_top(clk_50M,clk,clr,e na,out,cout,com);input clk_50M,clk,clr,e na;output com,cout;output 6:0 out;wire clk_out;assig

15、 n com=0;debou nce_module u3(clk_50M,clr,clk,clk_out);top_2 top2(clk_out, clr,e na,cout,out);en dmodule然后進(jìn)行頂層綜合。5、引腳鎖定引腳鎖定表信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)clrP20AP102EP112enaP32BP99FP100elkP57CP107GPI 06clk 50niP80DPl 09COMP126coutP29根據(jù)引腳鎖定表，編寫約束文件，如下:ITET F*clkfR LOC = P57| TOSTAMDAD = LVCMOS33 | FTJLLtOWN;HET %

16、丄忙刃LCC = P6Q | IOSTANDARD = LVCHO5S3 ;HETLOG = PSQ| IQSTANDARD = LVCHQS33；WET "ena，r LOG - P33| 工OSTANDARD LVCMO333;HETwoutOJ ,FLOC=PLO21IOSTANDARD=LVCHO533；# DATJLOaMET,#DUt 1 *FLOC=P991IOSTANDARD=LUCMOSS3;DAT11rWET"out Z FPLOC=PL071IO5TANDARD=LVCMO533；DATA3cMET"out 3 ,rLOG=PL091IOST

17、ANDARD=LA/匚 MOS33；*DATA3dMET，Tout 4 rrLOC=P1LZ1IOSTANDARD=LVCMOS33；DATA4EHETrfout 5 rpLOC=Pion1IOSTANDARD=LVCMOS33；DATASfMETrtout 6 rfLOC=P1061IOSTAWDARD=LUCMOSt33.；DATA 69NET "COM：” LOC = P126 | TOSTANDARD = LVCWOS33; # DATA?DIG6、綜合報(bào)告Tjwn ay司曲3 JtofiKrtiei=Ik ES L«74il LTt l! : x at l cbr

18、iniaeamt's豈科皿亦蘇p*lK肝曲t- Errcra .d 甲皙rl:e口豈 呂和血"" M"5：-E.pe s| f t Ul i.1 6.1 j Cib n-GiEAiJAEs fit? H«EZ4Z Pl hc - ard BuulLie N -3 s-ecciilKLl Cujf«ni N曲強(qiáng)吐當(dāng)t Aijfrct ?r«4rii4££)醞連二a叭S-uATry口 曲通1山de電總滬 Filter j.|L£ 口 0 i £pl-A.y Irirftii an*, al

19、Vas ea.eDe-s-j S mn-ery Ccntenl. s£1.”Pv 111 liL閒i DjiI-q. flrr&rs 4iniB£3F iiiliMr 匚 ori5tif弘呼Nld評(píng)XP ProffrfetiQMl |1Fr*j*et Pilifaxhur血gU Ut 3 EhCau iaft1 Slat*:丹二孕ikirn-nE ?il* vno'TA.tifrJIqi-hJI a .OB.： KrrwE：時(shí) Err et eTwr fF 1 II ftij r r-'* VHFHiFBgSTP if in l anFr«

20、Jn>-l VercieuTE 10 1 at - mvnhU” Kiititiac£：Kll Wj G R Cf I L !' -1 f Bi il *dUeii幣石廿!： TiimiLc Cstr aantslALL 匸tnsHiJiMi； FluUei £jie<y -! 1 jrtic Defwull: (taxlcckttl* Fi Ji<l Tifeiflf, S-cc-i" e0 CJ LH L D.r Ke TICCF 1. JEl » i # a Ul i 1 £ 7-&1 a * 主ur 買

21、Nwbw qE Slicv Flip FiveSnibw df 4 injuit UJTtLvci £ atrlixtiwHrLpLeT ciE nc cujiedl ElieeaEli七空SIic«= oaiktuninr oaly ral ktac 1 科呂Tnil al VuB'lirr *f 4 w>|ii t TJIFT樂14 E3 aUdfldt fiegam Jt即曲 EVscdtaie1G&Eloot01Er：:LlLIdtt Cs)閱讀綜合結(jié)果報(bào)告，記錄其中關(guān)于時(shí)鐘頻率、資源消耗等關(guān)鍵數(shù)據(jù)如下:Device utilization s

22、uttimary:Selected Device ; 3s5OOepq£O0Munriber of Slices :44out of4556Nunitier c£ Slice Flip Flops :爭(zhēng)專out- a£9312Nunriber of T input LUTs:34out of9312Nuiiiber cf I Os :13Mumbet of bonded lOBs:13Out of15SNuittoer cf GCLKs ：1out- a£21Timing Sumtiaary!Speed Crade: 4Minimum period: 6

23、.143ns （Baximum Frequeuey: 162 * 767HHe）Hinlmum input rriva丄 time before clock: 2 .3 60nsMaxltiiutti output reejuired tiioe after 亡丄ocfc: 5.095asMaJtiHium cortito met lions 1 jiath de lay: JJo pat 11 found.7、頂層模塊完成后，雙擊Impleme nt Desig n ，進(jìn)行布局布線，雙擊Gen erate Programmi ng File生成下載文件，雙擊 Con figure Targe

24、tDevice，按照提示完成下載。8下載后，改變撥動(dòng)開關(guān)和按鍵，觀察結(jié)果。9、使用chipscope片內(nèi)邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行硬件調(diào)試，驗(yàn)證設(shè)計(jì)是否正確。掌握該調(diào)試方法和調(diào)試步驟。四、實(shí)驗(yàn)結(jié)果及分析1、對(duì)計(jì)數(shù)器時(shí)序圖分析：當(dāng)clr為低電平時(shí)（復(fù)位信號(hào)采用低電平有效），計(jì)數(shù)器輸出0000, 當(dāng)elk, en （高電平有效）為高電平時(shí)，計(jì)數(shù)器開始正常計(jì)數(shù)，時(shí)鐘 信號(hào)每來一個(gè)上升沿，sum輸出端口從0000增加到1001，進(jìn)位tc變 為為1，再來一個(gè)上升沿后，tc變?yōu)?，sum又從0000開始計(jì)時(shí)。顯 然時(shí)序圖符合預(yù)期功能，故功能仿真正確。2、對(duì)數(shù)碼管驅(qū)動(dòng)時(shí)序圖分析：當(dāng)輸入信號(hào)從0000變化到1001

25、時(shí)，輸出信號(hào)對(duì)應(yīng)于數(shù)碼管真值 表中輸出的變化。顯然功能仿真正確。3、對(duì)數(shù)碼管驅(qū)動(dòng)與計(jì)數(shù)器的組合模塊時(shí)序圖分析：當(dāng)輸入復(fù)位信號(hào)en為高電平,clr為高電平時(shí)，每來一個(gè)時(shí)鐘信號(hào)， 輸出out7也變化一次，且變化與數(shù)碼管驅(qū)動(dòng)真值表中輸入從一到十變化 時(shí)的輸出變化一致。功能仿真真確。1、如何用兩個(gè)或一個(gè) always 實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)模塊寫出相應(yīng)代碼。 module cnt10(clk,clr,en,sum,tc );input clk,clr,en;output reg 3:0 sum;output tc;assign tc=(sum=4'b1111);always (posedge clk

26、,negedge clr)beginif(clr) sum<=4'b0000;else if(en)begin sum=sum+1'b1;if(sum=4b'1010)sum<=4b'0000; endelse sum<=sum;endendmodule2、如何用 always ，或 assign 實(shí)現(xiàn)數(shù)碼管的驅(qū)動(dòng)設(shè)計(jì)寫出相應(yīng)代碼。 module led(input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h0