集成電路復(fù)習(xí)總結(jié)

1、1、中英名詞解釋（1） IC（Integrated Circuit）：集成電路，是指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互聯(lián)，“集成”在一塊半導(dǎo)體晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的一種器件。（2） 摩爾定律（Moore's Law）：芯片上晶體管數(shù)目每隔18個(gè)月翻一番或每三年翻兩番，性能也會(huì)增加一倍。（3） SOC（system on chip）：在一個(gè)微電子芯片上將信息的采集、傳輸、存儲(chǔ)、處理等功能集成在一起而構(gòu)成系統(tǒng)芯片。（4） EDA（Electronic-System Design Au

2、tomation）：電子設(shè)計(jì)自動(dòng)化（5） 能帶：能量越高的能級(jí)，分裂的能級(jí)越多，分裂的能級(jí)也就相鄰越近，這些鄰近的能級(jí)看起來就像連續(xù)分布，這樣的多條相鄰近的能級(jí)被稱為能帶（6） 本征半導(dǎo)體：是一種完全純凈的、結(jié)構(gòu)完整的半導(dǎo)體晶體。（經(jīng)過一定的工藝過程將純凈的半導(dǎo)體制成的單晶體稱為本征半導(dǎo)體。導(dǎo)帶中的自由電子與價(jià)帶中的空穴都能參與導(dǎo)電。）（7） 肖特基接觸：金屬與半導(dǎo)體接觸并且金屬的費(fèi)米能級(jí)低于N型半導(dǎo)體或高于P型半導(dǎo)體的費(fèi)米能級(jí)，這種接觸為肖特基接觸。（8） MESFET：（Metal-Semiconductor Filed Effect Transistor），即金屬-半導(dǎo)體場(chǎng)效應(yīng)晶體管（9

3、） 金屬-氧化層 半導(dǎo)體場(chǎng)效晶體管，簡(jiǎn)稱金氧半場(chǎng)效晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）是一種可以廣泛使用在模擬電路與數(shù)字電路的場(chǎng)效晶體管（field-effect transistor）（10） Spice（Simulation Program with Integrated Circuit Emphasis）：集成電路仿真程序，主要用來在電路硬件實(shí)現(xiàn)之前讀電路進(jìn)行仿真分析。（11） FPGA(Filed Programmable Gate Array)：現(xiàn)場(chǎng)可編程門陣列。（又稱邏輯單元陣列，Logic C

4、ell A）（12） IP（Intellectual Property）：知識(shí)產(chǎn)權(quán)。通常講的IP核是指已經(jīng)設(shè)計(jì)優(yōu)化好。經(jīng)過驗(yàn)證、功能復(fù)雜、可以嵌入到其他電路中重復(fù)使用的集成電路模塊。（13） HBT（Hetro-junction Bipolar Transistor）：異質(zhì)結(jié)雙極晶體管（14） 短溝道效應(yīng)：短溝道效應(yīng)主要是指閾值電壓與溝道相關(guān)到非常嚴(yán)重的程度。隨著溝道長(zhǎng)度變的越來越短，閾值電壓與溝長(zhǎng)及漏電壓有著明顯的關(guān)系。而隨著溝長(zhǎng)的變短，閾值電壓與襯底偏壓的關(guān)系變?nèi)?。P-125（15） 溝通長(zhǎng)度調(diào)制效應(yīng)：MOS晶體管中，柵下溝道預(yù)夾斷后、若繼續(xù)增大Vds,夾斷點(diǎn)會(huì)略向源極方向移動(dòng)導(dǎo)致夾斷點(diǎn)到

5、源極之間的溝道長(zhǎng)度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點(diǎn)，導(dǎo)致在耗盡區(qū)漂移電子增多是Id增大，這種效應(yīng)稱為溝道長(zhǎng)度調(diào)制效應(yīng)。（16） 電路仿真：將要分析的電路問題列出數(shù)學(xué)形式的電路方程，然后對(duì)電路方程求解。就是設(shè)計(jì)好的電路圖通過仿真軟件進(jìn)行實(shí)時(shí)模擬，模擬出實(shí)際功能，然后通過其分析改進(jìn)，從而實(shí)現(xiàn)電路的優(yōu)化設(shè)計(jì)。P-132（17） 電路綜合：synthesis 實(shí)現(xiàn)在滿足設(shè)計(jì)電路的功能、速度及面積等限制條件下，將行為級(jí)描述轉(zhuǎn)化為指定的技術(shù)庫中單元電路的連接。（18） ASIC（Application Specific Integrated Circuit）：專用集成電

6、路（19） VDSM（Very Deep Sub-micron）：超深亞微米（20） VLSI（Very Large Scale Integration）：超大規(guī)模集成電路（21） DRC：design rule check 設(shè)計(jì)規(guī)則檢查，最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等。 ERC：Electrical Rules Check 電氣規(guī)則檢查 ，檢測(cè)有沒有電路意義的連接錯(cuò)誤，如短路、開路、孤立布線、非法器件等，介于設(shè)計(jì)規(guī)則與行為級(jí)分析之間，不涉及電路行為。 LVS：Layout Versus Schematic 電路與版圖一致性驗(yàn)證，從版圖提取出的電路網(wǎng)表與從原理圖

7、得到的網(wǎng)表進(jìn)行比較，檢查兩者是否一致。主要用于保證進(jìn)行電路功能和性能驗(yàn)證之前避免物理設(shè)計(jì)錯(cuò)誤。（22） GDSII：Graphic Data System是一種時(shí)序提供格式，用于設(shè)計(jì)工具、計(jì)算機(jī)和掩膜制造商之間進(jìn)行半導(dǎo)體物理制板的數(shù)據(jù)傳輸。 tape out：提交最終GDSII文件加工 Foundry：芯片代工廠（23） RTL:Register Transfer Level 寄存器傳輸級(jí)，用于描述同步數(shù)字電路操作的抽象級(jí)。 DC:Desing Compiler 設(shè)計(jì)編譯器（用于綜合） FM:Form Test 形式驗(yàn)證 APR: Auto Place and Route 自動(dòng)布局布線（24）

8、 STA:Static Timing Analysis靜態(tài)時(shí)序分析 SDF:Standard Delay Format 標(biāo)準(zhǔn)延時(shí)格式文件，數(shù)字電路后端設(shè)計(jì)中的一種文件 SDC:Synopsys Design Constraints 時(shí)序約束 簡(jiǎn)答（40分）（1）集成電路分類按器件結(jié)構(gòu)類型分為雙極集成電路、金屬-氧化物-半導(dǎo)體集成電路、雙極MOS集成電路；按集成度分為小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）、超大規(guī)模集成電路（VLSI）、特大規(guī)模集成電路（ULSI）、巨大規(guī)模集成電路（GSI）；按使用的基片材料分為單片集成電路與混合集成電路；按電路功能分為數(shù)字

9、集成電路、模擬集成電路、數(shù)?；旌霞呻娐?；按應(yīng)用領(lǐng)域分為標(biāo)準(zhǔn)通用集成電路、專用集成電路。（2）集成電路材料有哪些？分別適合什么樣的集成電路1導(dǎo)體，鋁、金、鎢、銅等金屬和鎳鉻等合金，用于構(gòu)成低值電阻、構(gòu)成電容元件的極板、構(gòu)成電感元件的繞線、構(gòu)成傳輸線的導(dǎo)體結(jié)構(gòu)、與輕摻雜半導(dǎo)體構(gòu)成肖特基結(jié)接觸、與重?fù)诫s半導(dǎo)體構(gòu)成半導(dǎo)體器件的電極的歐姆接觸、構(gòu)成元件之間的互連、構(gòu)成與外界焊接用的焊盤。2絕緣體，二氧化硅、氮氧化硅、氮化硅等硅的氧化物與氮化物，構(gòu)成電容的絕緣介質(zhì)、構(gòu)成金屬-氧化物-半導(dǎo)體器件（MOS）的柵絕緣層、構(gòu)成元件和互連線之間的橫向隔離、構(gòu)成工藝層面之間的垂直隔離、構(gòu)成防止表面機(jī)械損傷和化學(xué)污染

10、的鈍化層。3半導(dǎo)體，利用半導(dǎo)體摻雜以后形成P型和N型半導(dǎo)體，在導(dǎo)體和絕緣體材料的連接或阻隔下組成各種集成電路的元件-半導(dǎo)體器件。（3）能帶概念，PN節(jié)在正反向偏置下能帶解釋能量越高的能級(jí)。分裂的能級(jí)越多，分裂的能級(jí)也就相鄰越近，這些鄰近的能級(jí)看起來就像連續(xù)分布，這樣的多條相鄰近的能級(jí)被稱為能帶。P-18PN節(jié)正反偏置 P-26零偏壓時(shí)，P區(qū)和N區(qū)費(fèi)米能級(jí)持平，電子占據(jù)水平相當(dāng)，沒有載流子流動(dòng)，處于平衡狀態(tài)。正向偏壓，從能帶角度來說阻擋層勢(shì)壘被削弱，阻擋層的總電場(chǎng)強(qiáng)度降低，PN結(jié)兩端的能帶彎曲變小。N區(qū)的費(fèi)米能級(jí)高于P區(qū)的費(fèi)米能級(jí)，電子和空穴容易獲得足夠的能量越過勢(shì)壘區(qū)到達(dá)對(duì)方區(qū)域。從而有電流流

11、過勢(shì)壘區(qū)。反向偏壓，從能帶角度來說阻擋層勢(shì)壘被加強(qiáng)，阻擋層的總電場(chǎng)強(qiáng)度增大，PN結(jié)兩端的能帶彎曲變大。P區(qū)的費(fèi)米能級(jí)高于N區(qū)的費(fèi)米能級(jí)，電子和空穴不能越過勢(shì)壘區(qū)到達(dá)對(duì)方區(qū)域。只有漏電流流過勢(shì)壘區(qū)。（4）MOS管工作原理 P-32 以NMOS晶體管為例，如果沒有任何外加偏置電壓，從漏到源是兩個(gè)背對(duì)背的二極管結(jié)構(gòu)。它們之間所能流過的電流就是二極管的反向漏電流。如果把源漏和襯底接地，在柵上加一足夠高的正電壓，正的柵壓將要排斥柵下的P型襯底中的空穴而吸引電子。電子在表面聚集到一定濃度時(shí)，柵下的P型層將變成N型層，即呈現(xiàn)反型。N反型層與源漏兩端的N型擴(kuò)散層連通，就形成以電子為載流子的導(dǎo)電溝道。如果漏源之

12、間有電位差，將有電流流過。如果加在柵上的正電壓比較小，不足以引起溝道區(qū)反型，器件仍處在不導(dǎo)通狀態(tài)。引起溝道區(qū)產(chǎn)生強(qiáng)表面反型的最小柵電壓，稱為閾值電壓VT。（5）簡(jiǎn)述集成電路制造工藝流程。包括外延生長(zhǎng)、掩膜制版、光刻、摻雜、絕緣層形成、金屬層形成。外延層具有很多優(yōu)良性能。 摻雜、隔離、串通等等。目前常見的外延技術(shù)有：化學(xué)汽相沉積（化學(xué)汽相沉積生長(zhǎng)法是通過汽體化合物之間的化學(xué)反應(yīng)而形成的一種生長(zhǎng)外延層的工藝。通過晶圓表面吸附反應(yīng)物，在高溫下發(fā)生反應(yīng)，生成外延層），金屬有機(jī)物汽相沉積（由于許多III族元素有機(jī)化合物和V族元素氫化物在較低溫度下即可成為氣態(tài)，因此在金屬有機(jī)物化學(xué)沉積過程中反應(yīng)物不需要高

13、溫，只需要在襯底附近存在高溫區(qū)使得幾種反應(yīng)物能夠在襯底附近發(fā)生化學(xué)沉積反應(yīng)即可），分子束外延生長(zhǎng)（分子束外延是在超高真空下（10-8 Pa）加熱一種或多種原子或分子，這些原子分子束與襯底晶體表面反應(yīng)從而形成半導(dǎo)體薄膜的技術(shù)）。掩膜制造，掩膜版可分成：整版及單片版。整版是指晶圓上所有的集成電路芯片的版圖都是有該掩膜一次投影制作出來的，各個(gè)單元的集成電路可以不同。單片版是指版圖只對(duì)應(yīng)晶圓上的一個(gè)單元，其他單元是該單元的重復(fù)投影，晶圓上各個(gè)芯片是相同的。早期掩膜制造是通過畫圖照相微縮形成的。光學(xué)掩膜版是用石英玻璃做成的均勻平坦的薄片，表面上涂一層6080nm厚的鉻，使其表面光潔度更高，這稱之為鉻版（

14、Crmask），通常也稱為光學(xué)（掩膜）版。新的光刻技術(shù)的掩膜版與光刻技術(shù)有關(guān)。光刻的作用是把掩膜版上的圖形映射到晶圓上，并在晶圓上形成器件結(jié)構(gòu)的過程。對(duì)光刻的基本要求有：高分辨率、高靈敏度、精密的套刻對(duì)準(zhǔn)、大尺寸硅片上的加工、低缺陷。曝光是在光刻膠上形成預(yù)定圖案，有光學(xué)光刻和非光學(xué)光刻?？涛g是將圖形轉(zhuǎn)移到晶圓上有濕法刻蝕、等離子體刻蝕、反應(yīng)離子刻蝕等。光刻基本步驟：涂光刻膠 à曝光à顯影與后烘à刻蝕à去除光刻膠 摻雜的目的是制作N型或P型半導(dǎo)體區(qū)域，以構(gòu)成各種器件結(jié)構(gòu)。主要方法有：熱擴(kuò)散法摻雜，離子注入法摻雜。絕緣層形成的方式：熱氧化、CVD。絕緣層的作

15、用：柵極隔離層，局部氧化隔離法隔離（LOCOS），淺溝槽隔離（STI） 集成電路工藝中的金屬層有三個(gè)主要功能：1）形成器件本身的接觸線；2）形成器件間的互連線；3）形成焊盤。金屬層的形成主要采用物理汽相沉積（PVD：Pysical Vapor Deposition）技術(shù)。PVD技術(shù)有蒸鍍和濺鍍兩種。 金屬CVD技術(shù)，正在逐漸發(fā)展過程中（6）簡(jiǎn)述以N+硅為襯底的工藝步驟。雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時(shí)制作N阱和P阱。使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象。1襯底準(zhǔn)備：襯底氧化后，在二氧化

16、硅上生長(zhǎng)氮化硅 2光刻P阱，形成阱版，在P阱區(qū)腐蝕氮化硅，P阱注入 3去光刻膠，P阱擴(kuò)散并生長(zhǎng)二氧化硅 4腐蝕氮化硅，N阱注入并擴(kuò)散 5形成場(chǎng)隔離區(qū)（場(chǎng)氧化層）6NMOS管場(chǎng)注入光刻 7場(chǎng)區(qū)氧化，柵氧化，溝道摻雜（閾值電壓調(diào)節(jié)注入） 8多晶硅淀積、摻雜、光刻和腐蝕，形成柵區(qū)的多晶硅版 9P阱中的NMOS管光刻和注入硼并擴(kuò)散，形成N+版 10PMOS管光刻和注入磷并擴(kuò)散，形成P+版 11硅片表面沉積二氧化硅薄膜 12接觸孔光刻，接觸孔腐蝕 13淀積鋁，反刻鋁，形成鋁連線 最后做柵極金屬引線后得到雙阱CMOS工藝的CMOS晶體管（7）簡(jiǎn)述某一規(guī)則的目的與作用。P741.阱的間距和間隔的規(guī)則N阱通常

17、是深擴(kuò)散，必須使N阱邊緣與臨近的N+擴(kuò)散區(qū)之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N+擴(kuò)散區(qū)短接。2.MOS管的規(guī)則在多晶硅穿過的有源區(qū)的地方，源和漏擴(kuò)散區(qū)被多晶硅區(qū)所掩蔽。因而，源、漏和溝道是自對(duì)準(zhǔn)于柵極的。重要的是，多晶硅必須完全穿過有源區(qū)，否則制成的MOS管就會(huì)被源、漏之間的擴(kuò)散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴(kuò)散區(qū)邊界。同時(shí)，有源區(qū)也必須在多晶硅柵兩邊擴(kuò)展，這樣才能有擴(kuò)散區(qū)存在，使載流子進(jìn)入和流出溝道。3.接觸版圖設(shè)計(jì)中通常需要有多種接觸，例如，金屬和P型擴(kuò)散區(qū)接觸、金屬和N型擴(kuò)散區(qū)接觸、金屬和多晶硅接觸以及襯底接觸等。根據(jù)工藝不同，還有“隱埋”型多晶硅和

18、擴(kuò)散區(qū)接觸以及拼合接觸。 （8）舉出三種以上集成電路模型中二階效應(yīng)。1.溝道長(zhǎng)度對(duì)閾值電壓的影響；2.漏柵靜電反饋效應(yīng)對(duì)閾值電壓的影響；3.溝道寬度對(duì)閾值電壓的影響；4.遷移率隨表面電場(chǎng)的變化；5.溝道夾斷引起的溝道長(zhǎng)度調(diào)制效應(yīng)；6.載流子漂移速度限制而引起的電流飽和效應(yīng)；（9）方塊電阻。一個(gè)矩形金屬薄膜的電阻為 當(dāng)時(shí)，即取一個(gè)方塊時(shí)，其阻值為，R即為方塊電阻。 P-105（10）仿真分析有哪些？直流工作點(diǎn)分析、交流頻率分析、瞬態(tài)分析、傅立葉分析、噪聲分析、失真分析、參數(shù)掃描分析、溫度掃描分析、極-零點(diǎn)分析、傳遞函數(shù)分析、直流和交流靈敏度分析、最壞情況分析、蒙特卡羅分析。P157（11）CMO

19、S兩級(jí)運(yùn)放結(jié)構(gòu)中各管子功能的解釋。圖中所示的是一個(gè)電容性負(fù)載的兩級(jí)CMOS基本差分運(yùn)算放大器。其中，Part1為運(yùn)算放大器的電流偏置電路，為了減小電源電壓波動(dòng)的影響，該偏置電路采用了在改進(jìn)型威爾遜電流鏡電路中又增加一個(gè)電阻R1的結(jié)構(gòu)；Part2為運(yùn)算放大器的第一級(jí)放大器；Part3為運(yùn)算放大器的第二級(jí)放大器。第一級(jí)為標(biāo)準(zhǔn)基本差分放大器，第二級(jí)為PMOS管作為負(fù)載的NMOS共源放大器。為使運(yùn)算放大器的工作穩(wěn)定，在第一級(jí)放大器和第二級(jí)放大器之間采用補(bǔ)償網(wǎng)絡(luò)來消除第二個(gè)極點(diǎn)對(duì)低頻放大倍數(shù)、單位增益帶寬和相位裕度的影響。在運(yùn)算放大器的電路結(jié)構(gòu)圖中，M1，M2，M3，M4，M5構(gòu)成PMOS對(duì)管作為差分輸

20、入對(duì)，NMOS電流鏡作為輸入對(duì)管負(fù)載，PMOS管M5作為尾電流源的標(biāo)準(zhǔn)基本差分運(yùn)算放大器 M6/M7構(gòu)成以PMOS管作為負(fù)載的NMOS共源放大器；M14(工作在線性區(qū))和電容Cc構(gòu)成運(yùn)算放大器的第一級(jí)和第二級(jí)放大器之間的補(bǔ)償網(wǎng)絡(luò)；M9M13以及R1組成運(yùn)算放大器的偏執(zhí)電路。（12）模擬或數(shù)字集成電路設(shè)計(jì)流程和每步常用工具是什么？模擬集成電路（晶體管級(jí)）設(shè)計(jì)流程 ：1性能指標(biāo)要求明細(xì)表。2選擇合適的電路結(jié)構(gòu)。3手動(dòng)計(jì)算電路元器件參數(shù)。4電路圖編輯和修改（Schemetic工具）。5電路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版圖設(shè)計(jì)和驗(yàn)證（V

21、istuoso）。7流片和封裝測(cè)試 P155至P156 數(shù)字集成電路晶體管級(jí)設(shè)計(jì)流程：1給定邏輯功能指標(biāo)。2晶體管門級(jí)電路實(shí)現(xiàn)。3電路仿真。4版圖設(shè)計(jì)與驗(yàn)證5.流片和封裝測(cè)試數(shù)字集成電路設(shè)計(jì)流程：編寫RTL代碼-前仿真-綜合-形式驗(yàn)證-APR-時(shí)序分析-后端物理驗(yàn)證（13）封裝工藝流程1晶圓劃片：即把以陣列做在晶圓上的芯片用機(jī)械或激光切割的方式一顆顆分開。2分類：如果多種芯片以多項(xiàng)目晶圓的方式制作在一片晶圓上，劃片以后則需要對(duì)它們進(jìn)行分類。3管芯鍵合：利用管芯鍵合機(jī)，先將加工好的焊料或聚合物粘接劑涂覆在引線框架或陶瓷管殼內(nèi)，然后將芯片壓放在涂有焊料或粘接劑的位置上4引線壓焊（又稱為綁定Bong

22、ding）：利用手工或自動(dòng)壓焊機(jī)，將鋁絲或金絲等金屬絲或金屬帶的一端壓焊在芯片輸入、輸出、電源、地線等焊盤上，另一端壓焊在引線框架上的引線金屬條上，實(shí)現(xiàn)芯片與框架引線的電連接。5密封：對(duì)多種集成電路需要密封以實(shí)現(xiàn)同外界的水汽和化學(xué)污染物的隔離、6管殼焊封：作為腔體型載體，需要利用蓋板（管帽）實(shí)現(xiàn)對(duì)封裝芯片的（密封）包圍。7塑封：將模塑化合物在一定溫度下壓塑成型，實(shí)現(xiàn)對(duì)芯片的無縫隙包圍。8測(cè)試：包括對(duì)密封和外觀等封裝性能質(zhì)量的測(cè)試和封裝后芯片電性能的測(cè)試。P253（14）舉出、解釋常見集成電路封裝形式。DIP雙列直插式封裝、SOP小外形封裝、QFP四邊引腳扁平封裝（包括塑封裝QDP、薄型QFP、

23、窄節(jié)距QFP）P254-P259（15）內(nèi)建自測(cè)試BIST的工作思想。在電路內(nèi)部生成、施加、和分析，利用電路自身的結(jié)構(gòu)來測(cè)試自己。P-296（16）中國(guó)主要的foundry有哪些？什么樣的工藝水平？ 臺(tái)積電0.35微米及以下，中芯國(guó)際0.35微米到0.18微米，上海宏力半導(dǎo)體制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工藝，華宏半導(dǎo)體有限公司0.13微米（4）CMOS傳輸門優(yōu)點(diǎn)及版圖優(yōu)點(diǎn)：由于PMOS管對(duì)輸入信號(hào)IN高電平的傳輸性能好，而NMOS管對(duì)輸入信號(hào)IN低電平的傳輸性能好，從而使信號(hào)IN可以獲得全幅度的傳送而沒有電平損失。版圖見P193（5）

24、版圖規(guī)則解釋版圖幾何設(shè)計(jì)規(guī)則：版圖幾何設(shè)計(jì)規(guī)則可看作是對(duì)光刻掩膜版制備要求，這些規(guī)則在生產(chǎn)階段為電路設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系，與版圖規(guī)則相聯(lián)系的主要目標(biāo)是獲得有最佳成品率的電路，而幾何尺寸則盡可能的小，又不影響器件、電路的可靠性。電學(xué)設(shè)計(jì)規(guī)則：給出的是由具體工藝參數(shù)抽象出的器件電學(xué)參數(shù)，是晶體管級(jí)集成電路模擬的依據(jù)。（6）可綜合設(shè)計(jì)，舉例說明某些規(guī)范？可綜合設(shè)計(jì)是設(shè)計(jì)的根本目的，是對(duì)代碼的基本要求，有效的建模風(fēng)格是控制結(jié)果的最為有利的手段。規(guī)范1：將硬件的行為為指標(biāo)以合理的方式映射為一些進(jìn)程，對(duì)每個(gè)進(jìn)程完成的操作盡量選擇有效的算法，了解綜合器的性能以合理的代碼風(fēng)格引導(dǎo)綜合工具

25、生成硬件。規(guī)則2：允許的條件下盡量用變量代替信號(hào)，盡量共享復(fù)雜運(yùn)算，明確指出過程的無關(guān)態(tài)，使用滿足要求的最小數(shù)據(jù)寬度。規(guī)則3：用組合邏輯合用時(shí)序邏輯實(shí)現(xiàn)的電路要分配到不同的進(jìn)程中，不要使用枚舉類型的屬性，integer應(yīng)加范圍限制，通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)，避免門級(jí)描述除非在關(guān)鍵路徑。（9）用反相器設(shè)計(jì)方法設(shè)計(jì)N輸入與非門、或非門設(shè)計(jì)規(guī)律 P191對(duì)具有n個(gè)輸入端的與非門電路，其中各MOS管的尺寸寬長(zhǎng)比；（1）將與非門中的n個(gè)串聯(lián)NMOS管等效為反相器中的NMOS管，將n個(gè)并聯(lián)的PMOS管等效為反相器中的PMOS管；（2）根據(jù)開關(guān)時(shí)間和有關(guān)參數(shù)的要求計(jì)算出等效反相器中的NMOS管與PMO

26、S管的寬長(zhǎng)比；（3）考慮到NMOS管是串聯(lián)結(jié)構(gòu)，為保持下降時(shí)間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長(zhǎng)比必須是反相器中的NMOS管的寬長(zhǎng)比的n倍；（4）為保證在只有一個(gè)PMOS晶體管導(dǎo)通的情況下，仍能獲得所需的上升時(shí)間，要求各PMOS管的寬長(zhǎng)比與反相器中的PMOS管相同 。或非門類似。（10）N輸入與非門、或非門原理圖，版圖（11）解釋圖1電路的工作原理。敘述用按照反相器設(shè)計(jì)方法設(shè)計(jì)此電路的原則。圖1 反相器鏈電路參考：反相器鏈構(gòu)成緩沖，驅(qū)動(dòng)較大的電容時(shí)，用單一反相器構(gòu)成的緩沖經(jīng)常是不能滿足要求，這時(shí)候需要用N個(gè)（奇數(shù)級(jí)）反相器構(gòu)成的緩沖鏈，緩沖的尺寸應(yīng)該是逐漸增大（增大倍數(shù)跟

27、工藝有關(guān)），這樣才能得到最好的性能。（12）畫出CMOS二輸入或非門原理圖版圖示意圖。設(shè)計(jì)規(guī)律：歸結(jié)起來，對(duì)具有n個(gè)輸入端的與非門電路，其中各MOS管的尺寸計(jì)算方法為：（1）將與非門中的n個(gè)串聯(lián)NMOS管等效為反相器中的NMOS管，將n個(gè)并聯(lián)的PMOS管等效為反相器中的PMOS管；（2）根據(jù)開關(guān)時(shí)間和有關(guān)參數(shù)的要求計(jì)算出等效反相器中的NMOS管與PMOS管的寬長(zhǎng)比；（3）考慮到NMOS管是串聯(lián)結(jié)構(gòu)，為保持下降時(shí)間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長(zhǎng)比必須是反相器中的NMOS管的寬長(zhǎng)比的n倍；（4）為保證在只有一個(gè)PMOS晶體管導(dǎo)通的情況下，仍能獲得所需的上升時(shí)間，要求各PM

28、OS管的寬長(zhǎng)比與反相器中PMOS管相同。 同理，對(duì)或非門也可以采用類似的方法計(jì)算各MOS管尺寸。集成電路EDA軟件廠商Cadence Synopsys Mentor Graphics Zeni Silvaco放大器的性能指標(biāo)1、開環(huán)差模電壓增益Aud.當(dāng)集成運(yùn)放的輸出端與輸入端之間無任何外接原件連接時(shí)，輸出電壓與輸入電壓之比，定義為開環(huán)差模電壓增益，即Aud=U0/ui。集成運(yùn)放的開環(huán)差模電壓增益Aud越大越好，理想運(yùn)放的開環(huán)電壓增益Aud。      2、最大輸出電壓Uopp。在指定的電源電壓下，集成運(yùn)放的最大不失真輸出電壓幅度，如F007在

29、電源電壓為正負(fù)15V時(shí)，Uopp為正負(fù)12V。      3、差模輸入電阻Rid。集成運(yùn)放的差模輸入電阻 Rid,就是從集成運(yùn)放兩個(gè)輸入端看入的等效電阻。它反映集成運(yùn)放從信號(hào)源中吸取電流的大小。定義Rid= Uid/Iid。差模輸入電阻Rid越大越好，理想運(yùn)放的差模輸入電阻Rid 。        4、輸出電阻R0。集成運(yùn)放的輸出電阻就是從運(yùn)放輸出端向運(yùn)放看入的等效信號(hào)源內(nèi)阻，集成運(yùn)放的輸出電阻越小越好，理想運(yùn)放的輸出電阻   R00。   &#

30、160;        5、共模抑制比KCMR.集成運(yùn)放的 KCMR與差放電路的定義相同，即差模電壓增益與共模電壓增益之比，常用分貝表示，即KCMR=20 Aud /Auc (db)集成運(yùn)放的共模抑制比越大越好理想運(yùn)放KCMR        6、最大共模輸入電壓幅度uicm  。當(dāng)集成運(yùn)放兩個(gè)輸入端之間所加的共模輸入電壓超過某一值時(shí)，運(yùn)放不能正常工作，這個(gè)定值為最大共模輸入電壓。F007的 uicm =12V。      7、最大差模輸入電壓幅度uidm當(dāng)集成運(yùn)放兩個(gè)輸入端之間所加的差模輸入電壓超過某一值時(shí)，輸入級(jí)的正常輸入性能被破壞，這一定值稱為 最大差模輸入電壓幅度uidm 。F007的uidm =正負(fù)30V。      8、輸入失調(diào)電壓Uio 輸入失調(diào)電壓 Uio 反應(yīng)集成運(yùn)放輸入極対稱性和各級(jí)電位配置好壞的指標(biāo)。