時鐘信號競爭型三值CMOS邊沿觸發(fā)器

1、時鐘信號競爭型三值C M OS 邊沿觸發(fā)器吳訓(xùn)威1,韋健2,汪鵬君1(11寧波大學(xué)電路與系統(tǒng)研究所,寧波315211;21浙江大學(xué)信電系,杭州310027摘要:本文利用時鐘信號的競爭冒險現(xiàn)象,提出了C M OS 時鐘信號競爭型三值D 型邊沿觸發(fā)器的邏輯設(shè)計.通過PSPICE 程序模擬,證實了該設(shè)計具有正確的邏輯功能,而且與傳統(tǒng)的三值D 型維持阻塞觸發(fā)器相比,它具有更簡單的結(jié)構(gòu)和更低的功耗.關(guān)鍵詞:多值邏輯;鎖存器;觸發(fā)器;競爭冒險;低功耗中圖分類號:T N432,TP343文獻標(biāo)識碼:A 文章編號:037222112(20000920126202Novel CMO S Ternary Edge

2、 2triggered Flip 2flopW U Xun 2wei 1,WEI Jian 2,W ANG Peng 2Jun 1(11Inst.o f Circuits and Systems ,Ningbo University ,Ningbo 315211,China ;21Dept.o f Info.&Elect.Eng.,Zhejiang University ,Hangzhou 310027,China Abstract :The narrow pulse produced by the race 2hazard of clock is used to control th

3、e ternary latch ,s o as to meet the non 2transparent demand.Based on it ,a C M OS D 2type ternary edge 2triggered flip 2flop is proposed.This design is proved to have an exact logic function by PSPICE simulation ,and it has a simple construction and lower power dissipation at the same time.K ey word

4、s :multi 2valued logic ;latch ;flip 2flop ;race 2hazard ;low power dissipation1引言多值觸發(fā)器是多值數(shù)字系統(tǒng)中的重要結(jié)構(gòu)單元,且其結(jié)構(gòu)復(fù)雜性與研究難度遠較多值門電路為高,因此對它的研究一直受到重視.它作為多值時序電路中的存貯部件,必需滿足在時鐘到來時只發(fā)生一次狀態(tài)轉(zhuǎn)換的要求,即一次操作.迄今為止,實現(xiàn)一次狀態(tài)轉(zhuǎn)換的多值觸發(fā)器有以下四種類型:第一種是傳統(tǒng)的采用兩個多值鎖存器串聯(lián)的主從型觸發(fā)器13;第二種是并列式的多拍多值觸發(fā)器4;第三種是多值維持阻塞型觸發(fā)器5,6;第四種是考慮控制時鐘信號的多值邊沿觸發(fā)器7.在以上最后

5、一種觸發(fā)器中一次操作實際上是由窄脈沖來保證的,而這個窄脈沖則由時鐘信號的競爭冒險現(xiàn)象來產(chǎn)生.該設(shè)計的主要優(yōu)點是其結(jié)構(gòu)中只需由一個閂鎖而不是兩個閂鎖來組成.目前第四種邊沿觸發(fā)器的設(shè)計思想已應(yīng)用于TT L 類多值和二值觸發(fā)器的設(shè)計中7,8.另一方面,C M OS 器件由于具有低功耗、集成度高、制造工藝簡單和成本低廉等優(yōu)點,正廣泛應(yīng)用于二值和多值數(shù)字電路的設(shè)計中.目前C M OS 多值觸發(fā)器一般都采用主從結(jié)構(gòu)和維持阻塞結(jié)構(gòu),而對基于時鐘信號競爭型的多值C M OS 邊沿觸發(fā)器以往還未有研究.為此,本文提出基于C M OS 傳輸門的三值D 型時鐘信號競爭型邊沿觸發(fā)器,以完善對C M OS 多值觸發(fā)器的

6、研究.2三值時鐘信號競爭型邊沿觸發(fā)器在上節(jié)中提出的第四種利用時鐘信號的競爭冒險現(xiàn)象產(chǎn)生的窄脈沖來控制存貯元件,以實現(xiàn)觸發(fā)器一次狀態(tài)轉(zhuǎn)換的設(shè)計思想已應(yīng)用于TT L 類的多值邊沿觸發(fā)器設(shè)計中,并且它也應(yīng)能夠用于指導(dǎo)C M OS 類多值邊沿觸發(fā)器的設(shè)計.圖1(a 即為利用時鐘信號的競爭冒險現(xiàn)象而設(shè)計的三值D 型邊沿觸發(fā)器的邏輯結(jié)構(gòu),在圖1(a 電路結(jié)構(gòu)中只需一級閂鎖,該閂鎖由兩路基本存貯單元組成,每路存貯單元分別由一個二輸入數(shù)據(jù)選擇器和一個整形單元構(gòu)成.這兩路存貯單元分別產(chǎn)生2Q 2、2Q 2和0Q 0、0Q 0文字信號.由于1Q 1=2Q 2+0Q 0,所以不再需要另外的存貯單元即可利用已有的2Q

7、 2和0Q 0得到1Q 1.圖1(b 為一條時鐘鏈,為使之與觸發(fā)器數(shù)據(jù)選擇器通道上的閾015和閾115反相器的傳輸特性相匹配,時鐘鏈上均采用閾115反相器來產(chǎn)生數(shù)據(jù)選擇器內(nèi)C M OS 傳輸門所需的時鐘控制信號.其中每個閾115反相器的傳輸延遲均為t pd .圖1(c 表示了clk 1clk 2和clk 1+clk 3分別能夠產(chǎn)生兩個寬度為3t pd 的正負窄脈沖,利用這兩個窄脈沖來控制C M OS 傳輸門,則圖1(a 中串聯(lián)傳輸門和并聯(lián)傳輸門的開通與關(guān)斷時間均僅有2-3t pd ,這樣就能夠滿足一次操作的要求.圖1(a 中采用的內(nèi)部編碼電路與文獻6提出的維持阻塞觸發(fā)器完全收稿日期:19992

8、07207;修回日期:2000203229基金項目:國家自然科學(xué)基金(N o.69773034;浙江省自然科學(xué)基金(N o.697064第9期2000年9月電子學(xué)報ACT A E LECTRONICA SINICA V ol.28N o.9Sep.2000相同,輸入的文字信號經(jīng)編碼后輸出三軌三值信號.在不計時鐘鏈上的閾t 反相器(時鐘鏈被系統(tǒng)所公用的條件下,圖1(a 所示電路只需40個M OS 管.與文獻6提出的維持阻塞觸發(fā)器相比,它只需一級鎖存器,節(jié)省了52%的M OS 管,并且減少了27個內(nèi)部結(jié)點,從而大大簡化了電路結(jié)構(gòu) .圖1三值時鐘信號競爭型邊沿觸發(fā)器.(a 電路結(jié)構(gòu);(b 時鐘鏈;(

9、c 通過時鐘競爭冒險產(chǎn)生窄脈沖3PSPICE 模擬與能耗分析對圖1(a 所示的三值時鐘信號競爭型邊沿觸發(fā)器,已采用1C M OS 技術(shù)進行了PSPICE 模擬.模擬所得瞬態(tài)響應(yīng)曲線示于圖2,它已考慮了輸入信號全部可能的6種跳變.由圖2可看出該設(shè)計具有正確的邏輯功能.與文獻6提出的維持阻塞觸發(fā)器比較,表1為兩種邊沿觸發(fā)器的具體延遲時間比較,從表1可以看出兩種觸發(fā)器的平均延遲時間基本一致,時鐘信號競爭型邊沿觸發(fā)器則略快一些 .圖2三值時鐘信號競爭型觸發(fā)器輸出瞬態(tài)波形表1兩種觸發(fā)器工作特性比較觸發(fā)器類型t pd (ns QQ 1Q 2時鐘信號競爭型017230166801636維持阻塞型017450

10、173101729考慮到圖1(b 所示的時鐘鏈在整個系統(tǒng)中是被所有三值時鐘信號競爭型邊沿觸發(fā)器所公用的,故在計算單個觸發(fā)器能耗時這部分能耗可不予計算.把三值時鐘信號競爭型邊沿觸發(fā)器和三值維持阻塞型觸發(fā)器在相同輸入、相同時鐘控制條件下進行能耗比較,所得能耗分析波形示于圖3.圖3兩種三值觸發(fā)器能耗比較.(i 三值時鐘信號競爭型觸發(fā)器能耗曲線;(ii 三值維持阻塞觸發(fā)器能耗曲線由于三值時鐘信號競爭型邊沿觸發(fā)器僅由一個鎖存器構(gòu)成,較三值維持阻塞型觸發(fā)器分別節(jié)省了44個M OS 管及27個內(nèi)部結(jié)點,由此導(dǎo)致了49%的能耗節(jié)省.4結(jié)論以上討論表明,本文所提出的D 型三值時鐘信號競爭型邊沿觸發(fā)器經(jīng)計算機模擬

11、證實具有正確的邏輯功能和一次操作特性.此外,由于其只采用一級三值鎖存器,所以它在提高了信息量的同時也做到了簡化電路結(jié)構(gòu),并由此導(dǎo)致了明顯的功耗節(jié)省,這對于低功耗集成電路設(shè)計是非常有意義的9.該一設(shè)計思想也已被成功應(yīng)用于值的C M OS 類型邊沿觸發(fā)器的設(shè)計10.參考文獻:1吳訓(xùn)威,陳其翔.電子科學(xué)學(xué)刊,1994,16(1:91-95.2F.Prosser ,X.Wu (吳訓(xùn)威,X.Chen (陳偕雄.IEE Proceedings ,1988,E 2135(5:266-272.3吳訓(xùn)威,陳偕雄.中國科學(xué)A 輯,1985,13(7:643-654.4夏銀水,吳訓(xùn)威.電子學(xué)報,1997,25(8:

12、52-54.5吳訓(xùn)威.多值邏輯電路設(shè)計原理M.杭州:杭州大學(xué)出版社,1994.6張迎,韋健,吳訓(xùn)威.電路與系統(tǒng)學(xué)報,1999,4(1:12-17.7吳訓(xùn)威,鄧小衛(wèi).三值邊沿觸發(fā)器的研究J .計算機學(xué)報,1991,14(4:319-321.8吳訓(xùn)威,鄧小衛(wèi).時鐘信號競爭型邊沿觸發(fā)器J .杭州大學(xué)學(xué)報,1990,17(4:417-422.9M.Pedram.P ower minimization in IC Design :Principles and applica 2tions J .AC M T ransactions on Design Automaton ,1996,1(1:3-56.10吳訓(xùn)威,韋健.N ovel C M OS edge 2triggered flip 2flop using one latchJ .E lect.Lett.,1998,34(16