EDA_通信專(zhuān)業(yè)_實(shí)驗(yàn)指導(dǎo)書(shū)(120份)

1、EDA技術(shù)與VHDL課程實(shí)驗(yàn)指導(dǎo)書(shū)專(zhuān)業(yè)：通信工程電子信息工程學(xué)院 編制2013年9月13目 錄實(shí)訓(xùn)一 組合電路的設(shè)計(jì)2實(shí)訓(xùn)二 時(shí)序電路的設(shè)計(jì)3實(shí)訓(xùn)三 8位全加器的設(shè)計(jì)5實(shí)訓(xùn)四 含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器的設(shè)計(jì)6實(shí)訓(xùn)五 十六進(jìn)制七段數(shù)碼顯示譯碼器設(shè)計(jì)8實(shí)訓(xùn)六 數(shù)控分頻器的設(shè)計(jì)10實(shí)驗(yàn)七 序列檢測(cè)器的設(shè)計(jì)12實(shí)訓(xùn)一 組合電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜uartus的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。二、實(shí)驗(yàn)內(nèi)容1：首先利用Quartus完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測(cè)試等步驟，給出仿真波形。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)

2、行硬件測(cè)試，驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。2：將此多路選擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述一個(gè)雙2選1多路選擇器，并將此文件放在同一目錄中。 三、實(shí)驗(yàn)儀器ZY11EDA13BE型實(shí)驗(yàn)箱通用編程模塊，配置模塊，開(kāi)關(guān)按鍵模塊，LED顯示模塊。四、實(shí)驗(yàn)原理1、2選1多路選擇器的VHDL源代碼 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ;

3、 ELSE y a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;五、實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)訓(xùn)二 時(shí)序電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜uartus的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。二、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)一個(gè)D觸發(fā)器，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。2、設(shè)計(jì)鎖存器，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬

4、件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。三、實(shí)驗(yàn)儀器ZY11EDA13BE型實(shí)驗(yàn)箱通用編程模塊，配置模塊，開(kāi)關(guān)按鍵模塊，LED顯示模塊。四、實(shí)驗(yàn)原理1、D觸發(fā)器的VHDL源代碼LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類(lèi)似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (C

5、LK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線-是注釋符號(hào)） END bhv; 2、鎖存器的VHDL源代碼LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN

6、PROCESS (CLK，D) BEGIN IF CLK = 1 -電平觸發(fā)型寄存器 THEN Q = D ; END IF; END PROCESS Q 0) ; -計(jì)數(shù)器異步復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測(cè)時(shí)鐘上升沿 IF EN = 1 THEN -檢測(cè)是否允許計(jì)數(shù)（同步使能） IF CQI 0); -大于9，計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) ELSE COUT = 0; END IF; CQ LED7S LED7S LED7S LED7S LE

7、D7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ; 其參考仿真波形圖為：五、實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)訓(xùn)六 數(shù)控分頻器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法。二、實(shí)驗(yàn)內(nèi)容1、在Quartus上對(duì)數(shù)控分頻器的程序進(jìn)行編輯、編譯、綜合、適配、仿真。說(shuō)明例中各語(yǔ)句功能、設(shè)計(jì)原理及邏輯功能，詳述進(jìn)程P_RE

8、G和P_DIV的作用，并畫(huà)出該程序的RTL電路圖。2、給出其時(shí)序仿真波形。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)。三、實(shí)驗(yàn)儀器ZY11EDA13BE型實(shí)驗(yàn)箱通用編程模塊，配置模塊，時(shí)鐘源模塊，開(kāi)關(guān)按鍵模塊，LED顯示模塊。 四、實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可，詳細(xì)設(shè)計(jì)程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTIT

9、Y DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC;BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 = 11111111 THEN CNT8 := D; -當(dāng)CNT8計(jì)

10、數(shù)計(jì)滿(mǎn)時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器 FULL = 1; -同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 ELSE CNT8 := CNT8 + 1; -否則繼續(xù)作加1計(jì)數(shù) FULL = 0; -且輸出溢出標(biāo)志信號(hào)FULL為低電平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; -如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = 1 THEN FOU

11、T = 1; ELSE FOUT = 0; END IF; END IF; END PROCESS P_DIV ; END; 參考仿真波形圖如下：五、實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。實(shí)驗(yàn)七 序列檢測(cè)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。二、實(shí)驗(yàn)內(nèi)容1、在Quartus上對(duì)序列檢測(cè)器的程序進(jìn)行編輯、編譯、綜合、適配、仿真。了解控制信號(hào)的時(shí)序，最后進(jìn)行引腳鎖定并下載完成硬件測(cè)試實(shí)驗(yàn)。2、將8位待檢測(cè)預(yù)置數(shù)作為外部輸入信號(hào)，即可以隨時(shí)改變序列檢測(cè)器中

12、的比較數(shù)據(jù)。寫(xiě)出此程序的符號(hào)化單進(jìn)程狀態(tài)機(jī)程序。并在Quartus上對(duì)序列檢測(cè)器的程序進(jìn)行編輯、編譯、綜合、適配、仿真。三、實(shí)驗(yàn)儀器ZY11EDA13BE型實(shí)驗(yàn)箱通用編程模塊，配置模塊，時(shí)鐘源模塊，開(kāi)關(guān)按鍵模塊，LED顯示模塊。 四、實(shí)驗(yàn)原理序列檢測(cè)器可用于檢測(cè)一組或多組二進(jìn)制組成的脈沖序列信號(hào)，當(dāng)檢測(cè)器連續(xù)受到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)置的碼相同，則輸出1，否則輸出0.程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行輸入數(shù)據(jù)位/工

13、作時(shí)鐘/復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測(cè)結(jié)果輸出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8位待檢測(cè)預(yù)置數(shù)(密碼=E5H)BEGIN D = 11100101 ; -8位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q = 0 ; END CAS