數(shù)字集成電路第7章 動(dòng)態(tài)CMOS邏輯電路

1、精選ppt第七章第七章 動(dòng)態(tài)動(dòng)態(tài)CMOS邏輯電路邏輯電路 n動(dòng)態(tài)邏輯電路的特點(diǎn)動(dòng)態(tài)邏輯電路的特點(diǎn)n預(yù)充預(yù)充求值的動(dòng)態(tài)求值的動(dòng)態(tài)CMOS電路電路n多米諾多米諾CMOS電路電路n時(shí)鐘同步時(shí)鐘同步CMOS電路電路精選ppt靜態(tài)電路靜態(tài)電路 vs. 動(dòng)態(tài)電路動(dòng)態(tài)電路 動(dòng)態(tài)電路動(dòng)態(tài)電路是指電路中的一個(gè)或多個(gè)節(jié)點(diǎn)的是指電路中的一個(gè)或多個(gè)節(jié)點(diǎn)的值是由存儲(chǔ)在值是由存儲(chǔ)在電容電容上的電荷來決定的上的電荷來決定的； 靜態(tài)電路靜態(tài)電路是指電路的所有節(jié)點(diǎn)都有到地或是指電路的所有節(jié)點(diǎn)都有到地或到電源的到電源的電阻電阻通路通路；精選ppt靜態(tài)邏輯靜態(tài)邏輯 vs. 動(dòng)態(tài)邏輯動(dòng)態(tài)邏輯n靜態(tài)邏輯靜態(tài)邏輯 穩(wěn)定的輸入信號(hào)使穩(wěn)定的

2、輸入信號(hào)使MOS管保持在導(dǎo)通或截止?fàn)顟B(tài)，管保持在導(dǎo)通或截止?fàn)顟B(tài)，維持穩(wěn)定的輸出狀態(tài)，維持穩(wěn)定的輸出狀態(tài)，信號(hào)可長期保持信號(hào)可長期保持；q動(dòng)態(tài)邏輯動(dòng)態(tài)邏輯即使撤掉輸入信號(hào)，輸出狀態(tài)在一定時(shí)間即使撤掉輸入信號(hào)，輸出狀態(tài)在一定時(shí)間內(nèi)仍可保持，但最終內(nèi)仍可保持，但最終不能長期保持不能長期保持。撤掉輸入信號(hào)，則輸出信號(hào)不存在。撤掉輸入信號(hào)，則輸出信號(hào)不存在。利用利用電容的存儲(chǔ)效應(yīng)電容的存儲(chǔ)效應(yīng)來保存信息；來保存信息；精選pptCMOS動(dòng)態(tài)邏輯的特點(diǎn)動(dòng)態(tài)邏輯的特點(diǎn)n比比CMOS邏輯晶體管數(shù)少，減小了芯片面積；邏輯晶體管數(shù)少，減小了芯片面積；q提高電路工作速度；提高電路工作速度；q比靜態(tài)邏輯快，比類比靜態(tài)邏

3、輯快，比類NMOS邏輯功耗低；邏輯功耗低；q仍是仍是CMOS邏輯，為無比邏輯；邏輯，為無比邏輯；精選ppt動(dòng)態(tài)邏輯動(dòng)態(tài)邏輯 vs. CMOS邏輯邏輯n優(yōu)點(diǎn)優(yōu)點(diǎn): : 管子數(shù)少，面積小，速度快；管子數(shù)少，面積小，速度快； 產(chǎn)生泄漏電流，影響動(dòng)態(tài)節(jié)點(diǎn)的信號(hào)保持；產(chǎn)生泄漏電流，影響動(dòng)態(tài)節(jié)點(diǎn)的信號(hào)保持；q缺點(diǎn)：缺點(diǎn)： 出現(xiàn)電荷分享現(xiàn)象，造成信號(hào)丟失；出現(xiàn)電荷分享現(xiàn)象，造成信號(hào)丟失； 需要時(shí)鐘信號(hào)控制電路的工作，增加設(shè)計(jì)難度；需要時(shí)鐘信號(hào)控制電路的工作，增加設(shè)計(jì)難度；精選ppt預(yù)充預(yù)充求值動(dòng)態(tài)邏輯求值動(dòng)態(tài)邏輯 vs. 類類NMOS邏輯邏輯 可以說是在類可以說是在類NMOS電路的基礎(chǔ)上發(fā)展起來的。電路的基

4、礎(chǔ)上發(fā)展起來的。 也是也是只用一個(gè)只用一個(gè)NMOS(或或PMOS)邏輯塊實(shí)現(xiàn)邏輯邏輯塊實(shí)現(xiàn)邏輯功能功能，而把，而把另一邏輯塊用單個(gè)另一邏輯塊用單個(gè)PMOS(或或NMOS)管代管代替替。 不同的是不同的是負(fù)載管負(fù)載管不是常通的，而是不是常通的，而是受時(shí)鐘信號(hào)的受時(shí)鐘信號(hào)的控制控制；而且；而且對(duì)邏輯功能塊也增加了時(shí)鐘信號(hào)的控制對(duì)邏輯功能塊也增加了時(shí)鐘信號(hào)的控制。精選ppt預(yù)充預(yù)充求值的動(dòng)態(tài)求值的動(dòng)態(tài)CMOS電路電路精選ppt預(yù)充預(yù)充求值動(dòng)態(tài)電路的基本構(gòu)成求值動(dòng)態(tài)電路的基本構(gòu)成 把靜態(tài)把靜態(tài)CMOS邏輯直接轉(zhuǎn)換為類邏輯直接轉(zhuǎn)換為類NMOS邏輯，邏輯，再把類再把類NMOS電路中的常通電路中的常通PMO

5、S負(fù)載器件改換為負(fù)載器件改換為由一時(shí)鐘信控制的由一時(shí)鐘信控制的PMOS負(fù)載管負(fù)載管。 在實(shí)現(xiàn)邏輯功能的在實(shí)現(xiàn)邏輯功能的下拉支路中增加一由同一時(shí)鐘控制下拉支路中增加一由同一時(shí)鐘控制的的NMOS管管 。NM(c) 預(yù)充預(yù)充-求值動(dòng)態(tài)電路求值動(dòng)態(tài)電路(b) 類類NMOS電路電路PulldownNetwork AB(a) CMOS靜態(tài)電路靜態(tài)電路精選ppt求值晶體管求值晶體管 如不加該求值晶體如不加該求值晶體管，則當(dāng)時(shí)鐘控制的管，則當(dāng)時(shí)鐘控制的PMOS器件在對(duì)輸出器件在對(duì)輸出充電的過程中，可能充電的過程中，可能會(huì)在上拉路徑和下拉會(huì)在上拉路徑和下拉路徑之間產(chǎn)生競爭。路徑之間產(chǎn)生競爭。 在在下拉路徑中增加

6、一個(gè)用時(shí)鐘控制的下拉路徑中增加一個(gè)用時(shí)鐘控制的NMOS管管，則只在則只在PMOS器件被關(guān)閉之后才導(dǎo)通，才可實(shí)現(xiàn)邏輯器件被關(guān)閉之后才導(dǎo)通，才可實(shí)現(xiàn)邏輯求值；故，該求值；故，該NMOS管又稱為管又稱為求值晶體管求值晶體管。精選ppt精選ppt預(yù)充預(yù)充求值動(dòng)態(tài)電路的一般結(jié)構(gòu)求值動(dòng)態(tài)電路的一般結(jié)構(gòu)（富（富NMOS/富富PMOS 電路）電路）精選ppt精選ppt預(yù)充預(yù)充求值動(dòng)態(tài)電路的一般結(jié)構(gòu)求值動(dòng)態(tài)電路的一般結(jié)構(gòu)（富（富NMOS電路）電路）OutABCMpMNonoff1offon(AB+C)In1In2PDNIn3MNMpOutCL預(yù)充預(yù)充求值動(dòng)態(tài)求值動(dòng)態(tài)門的一般結(jié)構(gòu)門的一般結(jié)構(gòu)預(yù)充預(yù)充求值求值A(chǔ)OI

7、動(dòng)態(tài)門動(dòng)態(tài)門精選ppt預(yù)充預(yù)充-求值的動(dòng)態(tài)求值的動(dòng)態(tài)CMOS與非門與非門精選ppt預(yù)充預(yù)充求值電路中的電荷分享問題求值電路中的電荷分享問題 對(duì)于預(yù)充對(duì)于預(yù)充-求值的動(dòng)態(tài)電路，若輸入信號(hào)在求值階段變化，可能會(huì)引起求值的動(dòng)態(tài)電路，若輸入信號(hào)在求值階段變化，可能會(huì)引起電荷分享問題，使輸出信號(hào)受到破壞電荷分享問題，使輸出信號(hào)受到破壞。精選ppt預(yù)充預(yù)充求值電路的級(jí)連求值電路的級(jí)連 當(dāng)用多級(jí)動(dòng)態(tài)邏輯門去實(shí)現(xiàn)復(fù)雜功能時(shí)，不能用富當(dāng)用多級(jí)動(dòng)態(tài)邏輯門去實(shí)現(xiàn)復(fù)雜功能時(shí)，不能用富NMOS與富與富NMOS直接級(jí)聯(lián)，直接級(jí)聯(lián)，對(duì)于富對(duì)于富NMOS電路，輸出節(jié)點(diǎn)預(yù)充的高電平可以使下一級(jí)電路中的電路，輸出節(jié)點(diǎn)預(yù)充的高電平

8、可以使下一級(jí)電路中的NMOS管導(dǎo)通，管導(dǎo)通，可能引起誤操作，破壞電路的正常輸出?？赡芤鹫`操作，破壞電路的正常輸出。精選ppt 為了避免預(yù)充為了避免預(yù)充-求值動(dòng)態(tài)電路在預(yù)充期間不真實(shí)輸出影響下一級(jí)電路的求值動(dòng)態(tài)電路在預(yù)充期間不真實(shí)輸出影響下一級(jí)電路的邏輯操作，富邏輯操作，富NMOS與富與富NMOS電路不能直接級(jí)聯(lián)，而是采取富電路不能直接級(jí)聯(lián)，而是采取富NMOS和和富富PMOS交替級(jí)聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。交替級(jí)聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。精選ppt時(shí)鐘信號(hào)的設(shè)計(jì)時(shí)鐘信號(hào)的設(shè)計(jì) 動(dòng)態(tài)短路必須有時(shí)鐘控制。時(shí)鐘信號(hào)的最高頻率由電路的充、放電時(shí)動(dòng)態(tài)短

9、路必須有時(shí)鐘控制。時(shí)鐘信號(hào)的最高頻率由電路的充、放電時(shí)間限制；時(shí)鐘信號(hào)的最低頻率受存儲(chǔ)電荷保持時(shí)間限制。間限制；時(shí)鐘信號(hào)的最低頻率受存儲(chǔ)電荷保持時(shí)間限制。與靜態(tài)反相器上升時(shí)間相同與靜態(tài)反相器上升時(shí)間相同精選ppt時(shí)鐘頻率的限制時(shí)鐘頻率的限制 要使電路正常工作，時(shí)鐘信號(hào)為低電平時(shí)間必須大于電路上升時(shí)間；要使電路正常工作，時(shí)鐘信號(hào)為低電平時(shí)間必須大于電路上升時(shí)間；時(shí)鐘信號(hào)為高電平時(shí)間必須大于電路的下降時(shí)間。時(shí)鐘信號(hào)為高電平時(shí)間必須大于電路的下降時(shí)間。 如果時(shí)鐘占空比為如果時(shí)鐘占空比為1：1，則半周期時(shí)間由充放電時(shí)間中較長的一個(gè)限制。，則半周期時(shí)間由充放電時(shí)間中較長的一個(gè)限制。 如果在求值時(shí)如果在求

10、值時(shí)NMOS邏輯塊不存在邏輯塊不存在導(dǎo)通通路，輸出為高，導(dǎo)通通路，輸出為高，由于電路中存在各種由于電路中存在各種泄漏電流，將輸出節(jié)泄漏電流，將輸出節(jié)點(diǎn)電容上存儲(chǔ)的電荷點(diǎn)電容上存儲(chǔ)的電荷泄放，時(shí)間越長，電泄放，時(shí)間越長，電荷泄漏越多，高電平荷泄漏越多，高電平下降越顯著。如果允下降越顯著。如果允許高電平下降許高電平下降20%，則由此可以限定輸出則由此可以限定輸出最長保持時(shí)間。最長保持時(shí)間。精選ppt時(shí)鐘信號(hào)的產(chǎn)生時(shí)鐘信號(hào)的產(chǎn)生 真正的單向時(shí)鐘電路中，不存在兩相時(shí)鐘偏移引起的信號(hào)競爭問題。但真正的單向時(shí)鐘電路中，不存在兩相時(shí)鐘偏移引起的信號(hào)競爭問題。但是會(huì)由于時(shí)鐘信號(hào)延遲引起是會(huì)由于時(shí)鐘信號(hào)延遲引起

11、各個(gè)部分工作的不同步各個(gè)部分工作的不同步。對(duì)于小的局部電路模塊，。對(duì)于小的局部電路模塊，時(shí)鐘信號(hào)線的時(shí)鐘信號(hào)線的Rc延遲很小，影響不大；但是對(duì)于整個(gè)芯片來說，時(shí)鐘信號(hào)線延遲很小，影響不大；但是對(duì)于整個(gè)芯片來說，時(shí)鐘信號(hào)線的的RC延遲將變得不可忽略，會(huì)嚴(yán)重影響整個(gè)數(shù)字系統(tǒng)的可靠工作。因此，延遲將變得不可忽略，會(huì)嚴(yán)重影響整個(gè)數(shù)字系統(tǒng)的可靠工作。因此，對(duì)對(duì)時(shí)鐘信號(hào)線要精心設(shè)計(jì)時(shí)鐘信號(hào)線要精心設(shè)計(jì)。 由于時(shí)鐘信號(hào)要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提由于時(shí)鐘信號(hào)要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提高驅(qū)動(dòng)能力，并避免由于負(fù)載不均勻引起到達(dá)各個(gè)電路的時(shí)鐘延遲不一致，高驅(qū)動(dòng)能力

12、，并避免由于負(fù)載不均勻引起到達(dá)各個(gè)電路的時(shí)鐘延遲不一致，時(shí)鐘信號(hào)必須經(jīng)過多級(jí)反相器構(gòu)成的緩沖器，而且采用時(shí)鐘信號(hào)必須經(jīng)過多級(jí)反相器構(gòu)成的緩沖器，而且采用樹狀結(jié)構(gòu)樹狀結(jié)構(gòu)。 時(shí)鐘信號(hào)源可以使芯片內(nèi)部產(chǎn)生的，也可以從片外送入。片內(nèi)時(shí)鐘發(fā)生器時(shí)鐘信號(hào)源可以使芯片內(nèi)部產(chǎn)生的，也可以從片外送入。片內(nèi)時(shí)鐘發(fā)生器用用環(huán)形振蕩器電路環(huán)形振蕩器電路來實(shí)現(xiàn)。來實(shí)現(xiàn)。 精選ppt時(shí)鐘信號(hào)的產(chǎn)生和分布時(shí)鐘信號(hào)的產(chǎn)生和分布精選ppt精選ppt精選ppt多米諾（多米諾（Domino）CMOS電路電路精選ppt多米諾（多米諾（Domino）CMOS電路電路 多米諾多米諾CMOS電路由一級(jí)預(yù)充電路由一級(jí)預(yù)充-求值動(dòng)態(tài)邏輯門加

13、一級(jí)靜態(tài)求值動(dòng)態(tài)邏輯門加一級(jí)靜態(tài)CMOS反相反相器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)能力，也解決了富器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)能力，也解決了富NMOS與富與富NMOS動(dòng)態(tài)電路不能直接級(jí)聯(lián)的問題。動(dòng)態(tài)電路不能直接級(jí)聯(lián)的問題。精選ppt多米諾（多米諾（Domino）CMOS電路電路=0=0是預(yù)充階段，使是預(yù)充階段，使V1V1為高電平，輸出低電平；為高電平，輸出低電平；當(dāng)當(dāng)=1時(shí)，若時(shí)，若A=B=1，則，則M1，M2和和MN1構(gòu)成下拉通路導(dǎo)通，使構(gòu)成下拉通路導(dǎo)通，使V1放電到低電平，放電到低電平，反相后輸出高電平。反相后輸出高電平。 若兩個(gè)信號(hào)不全為高，則輸出保持為低電平。若兩

14、個(gè)信號(hào)不全為高，則輸出保持為低電平。精選ppt多米諾多米諾CMOS電路的特點(diǎn)電路的特點(diǎn) 由于富由于富NMOSNMOS多米諾電路在預(yù)充期間的輸出為低電平，它不會(huì)使下級(jí)多米諾電路在預(yù)充期間的輸出為低電平，它不會(huì)使下級(jí)NMOSNMOS管導(dǎo)通，因管導(dǎo)通，因此富此富NMOSNMOS的多米諾電路直接級(jí)聯(lián)不會(huì)影響下一級(jí)電路正常工作。的多米諾電路直接級(jí)聯(lián)不會(huì)影響下一級(jí)電路正常工作。精選ppt精選ppt精選ppt精選ppt精選ppt多輸出多米諾電路多輸出多米諾電路一個(gè)復(fù)雜的邏輯功能塊可以看作由多個(gè)子邏輯塊串、并聯(lián)組成。一個(gè)復(fù)雜的邏輯功能塊可以看作由多個(gè)子邏輯塊串、并聯(lián)組成。不僅可以將動(dòng)態(tài)電路中整個(gè)邏輯塊的結(jié)果經(jīng)

15、反相器輸出，還可以將其中子邏輯塊的不僅可以將動(dòng)態(tài)電路中整個(gè)邏輯塊的結(jié)果經(jīng)反相器輸出，還可以將其中子邏輯塊的結(jié)果也經(jīng)過反相器輸出。結(jié)果也經(jīng)過反相器輸出。精選ppt多輸出多米諾電路實(shí)現(xiàn)多輸出多米諾電路實(shí)現(xiàn)4位進(jìn)位鏈位進(jìn)位鏈精選ppt時(shí)鐘同步時(shí)鐘同步CMOS電路電路(C2MOS)精選ppt時(shí)鐘同步時(shí)鐘同步CMOS電路電路(C2MOS)Mn1Mp1INVDDMp2Mn2VoutCLCA在靜態(tài)在靜態(tài)CMOS邏輯門的上拉和邏輯門的上拉和下拉通路中分別增加一個(gè)受反相時(shí)下拉通路中分別增加一個(gè)受反相時(shí)鐘控制的鐘控制的P管和管和N管管，構(gòu)成一，構(gòu)成一與時(shí)與時(shí)鐘同步的鐘同步的CMOS邏輯門邏輯門； 這種時(shí)鐘同步的這

16、種時(shí)鐘同步的CMOS反相器不反相器不是按照預(yù)充是按照預(yù)充-求值的方式，而是求值的方式，而是求值求值-保持保持； 精選ppt時(shí)鐘時(shí)鐘 同步同步CMOS電路的工作原理電路的工作原理Mn1Mp1InVDDMp2Mn2OutCL1q時(shí)，時(shí)，求值階段求值階段：CMOSCMOS邏輯門正常工作，邏輯門正常工作，實(shí)現(xiàn)邏輯實(shí)現(xiàn)邏輯求值求值；0q時(shí)，時(shí)，保持階段保持階段： CMOSCMOS電路停止求值，電路停止求值，依靠結(jié)點(diǎn)電依靠結(jié)點(diǎn)電容保持信息容保持信息；q工作方式工作方式： 求值求值保持保持 Hold onEvaluateclockInOutHold onEvaluate精選ppt時(shí)鐘同步時(shí)鐘同步 CMOS電

17、路的級(jí)聯(lián)電路的級(jí)聯(lián)n兩級(jí)時(shí)鐘兩級(jí)時(shí)鐘CMOS電路要電路要交替級(jí)聯(lián)交替級(jí)聯(lián)，時(shí)鐘互為反相時(shí)鐘互為反相，使相鄰兩級(jí)電路分別處于保持和求值階段使相鄰兩級(jí)電路分別處于保持和求值階段，以避，以避免信號(hào)競爭。免信號(hào)競爭。Mn1Mp1INVDDMp2Mn2Mn1Mp1VDDMp2Mn2Out2CLOut1Out1:HoldOut2:EvalOut1:EvalOut2:HoldclockInOut1:HoldOut2:EvalOut1:EvalOut2:HoldOut1Out2精選ppt時(shí)鐘時(shí)鐘 同步同步CMOS電路中的電荷共享電路中的電荷共享n時(shí)，時(shí)，求值階段求值階段：1 同理，同理，CL和和CA間的電荷共

18、享會(huì)使應(yīng)保持為間的電荷共享會(huì)使應(yīng)保持為0的輸出低電平的輸出低電平上升上升。Mn1Mp1INVDDMp2Mn2OutCLCBCA0q 時(shí)，時(shí)，保持階段保持階段：若輸入為若輸入為0，則輸出結(jié)點(diǎn)電容，則輸出結(jié)點(diǎn)電容CL被被充電為充電為VDD； 此時(shí)由于此時(shí)由于Mn1導(dǎo)通，導(dǎo)通，Mn2截止，內(nèi)部截止，內(nèi)部結(jié)點(diǎn)電容結(jié)點(diǎn)電容CB被放電至被放電至0；若此時(shí)輸入由若此時(shí)輸入由01，則，則Mn2導(dǎo)通，導(dǎo)通， Mn1截止，截止，電容電容CL和和CB并聯(lián)，并聯(lián)，發(fā)生電荷共享發(fā)生電荷共享，使應(yīng)保持為高電平的輸出電平下降使應(yīng)保持為高電平的輸出電平下降；精選ppt 電路中電荷共享的解決電路中電荷共享的解決 n將時(shí)鐘控制的

19、一對(duì)將時(shí)鐘控制的一對(duì)MOS管接到輸出結(jié)點(diǎn)上管接到輸出結(jié)點(diǎn)上；q 時(shí)，時(shí)，求值階段求值階段：若輸入為若輸入為0，則輸出結(jié)點(diǎn)電容，則輸出結(jié)點(diǎn)電容CL被充電為被充電為VDD；1Mn2Mp2INVDDMp1Mn1OutCLCBCA 同理，同理，CL和和CA間也不會(huì)發(fā)生電荷共享使應(yīng)保持為間也不會(huì)發(fā)生電荷共享使應(yīng)保持為0的輸出的輸出低電平上升；低電平上升；0q 時(shí)，時(shí)，保持階段保持階段：此時(shí)由于此時(shí)由于Mn1導(dǎo)通，導(dǎo)通，Mn2截止，截止，內(nèi)部結(jié)點(diǎn)電容內(nèi)部結(jié)點(diǎn)電容CB與與CL間共享，但此間共享，但此時(shí)上拉支路導(dǎo)通，可持續(xù)充電；時(shí)上拉支路導(dǎo)通，可持續(xù)充電；2C MOS 若此時(shí)輸入由若此時(shí)輸入由01，則，則Mn

20、2導(dǎo)通，但導(dǎo)通，但Mn1截止，電容截止，電容CL和和CB間不會(huì)發(fā)生電荷共享；間不會(huì)發(fā)生電荷共享；精選ppt精選ppt精選pptn在在CMOS靜態(tài)邏輯門的輸入端增加時(shí)鐘控制的靜態(tài)邏輯門的輸入端增加時(shí)鐘控制的 CMOS傳輸門也可以實(shí)現(xiàn)時(shí)鐘同步傳輸門也可以實(shí)現(xiàn)時(shí)鐘同步CMOS電路；電路； 電路的另一種形式電路的另一種形式2C MOSInOut精選ppt時(shí)鐘時(shí)鐘 同步同步CMOS電路的特點(diǎn)電路的特點(diǎn)n保持了靜態(tài)保持了靜態(tài)CMOS電路的對(duì)稱和互補(bǔ)性能；電路的對(duì)稱和互補(bǔ)性能；n輸出可與任何電路的輸入端級(jí)聯(lián)；輸出可與任何電路的輸入端級(jí)聯(lián)；n輸入可接受任何電路的輸出信號(hào)；輸入可接受任何電路的輸出信號(hào)；精選pp

21、tNORA和和TSPC電路電路精選ppt兩相時(shí)鐘信號(hào)偏移引起的信號(hào)競爭兩相時(shí)鐘信號(hào)偏移引起的信號(hào)競爭 動(dòng)態(tài)時(shí)鐘電路中常采用兩相時(shí)鐘動(dòng)態(tài)時(shí)鐘電路中常采用兩相時(shí)鐘和和； 它們的延遲可能不同；它們的延遲可能不同； 或：負(fù)載可能不匹配；或：負(fù)載可能不匹配； 造成兩相時(shí)鐘的偏移造成兩相時(shí)鐘的偏移 使使和和 在某一時(shí)刻為相同的值；在某一時(shí)刻為相同的值； 導(dǎo)致電路出現(xiàn)信號(hào)競爭；導(dǎo)致電路出現(xiàn)信號(hào)競爭； 電路無法正常工作；電路無法正常工作；精選ppt避免信號(hào)競爭的設(shè)計(jì)避免信號(hào)競爭的設(shè)計(jì)n精心設(shè)計(jì)時(shí)鐘信號(hào)的路徑，盡量減小時(shí)鐘的偏移；精心設(shè)計(jì)時(shí)鐘信號(hào)的路徑，盡量減小時(shí)鐘的偏移；q改進(jìn)動(dòng)態(tài)電路的結(jié)構(gòu)設(shè)計(jì)，使其不受時(shí)鐘

22、偏移的改進(jìn)動(dòng)態(tài)電路的結(jié)構(gòu)設(shè)計(jì)，使其不受時(shí)鐘偏移的 影響；影響； 這種電路稱為這種電路稱為無競爭動(dòng)態(tài)電路（無競爭動(dòng)態(tài)電路（no race， NORA）。精選pptNORA動(dòng)態(tài)動(dòng)態(tài)CMOS電路基本結(jié)構(gòu)電路基本結(jié)構(gòu)n由預(yù)充由預(yù)充求值的富求值的富NMOSNMOS邏輯和富邏輯和富PMOSPMOS邏輯交替級(jí)聯(lián)構(gòu)成一動(dòng)態(tài)邏輯級(jí)；邏輯交替級(jí)聯(lián)構(gòu)成一動(dòng)態(tài)邏輯級(jí)；n富富NMOSNMOS邏輯級(jí)和富邏輯級(jí)和富PMOSPMOS邏輯級(jí)的時(shí)鐘控制互為反相；邏輯級(jí)的時(shí)鐘控制互為反相；q最后再級(jí)聯(lián)一時(shí)鐘同步最后再級(jí)聯(lián)一時(shí)鐘同步CMOSCMOS反相器作為鎖存器。反相器作為鎖存器。精選ppt 相相 CMOS NORA邏輯邏輯np-

23、CMOS Logicp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3 Logic2C MOSOut3精選ppt 相相 NORA動(dòng)態(tài)動(dòng)態(tài)CMOS電路工作原理電路工作原理n 時(shí)，時(shí)，保持階段保持階段：結(jié)點(diǎn)結(jié)點(diǎn)out1通過通過Mp1預(yù)充電至預(yù)充電至VDD，而結(jié)點(diǎn)，而結(jié)點(diǎn)out2通過通過Mn2預(yù)放電至預(yù)放電至0；時(shí)鐘同步；時(shí)鐘同步CMOS電路不工作，處于保持電路不工作，處于保持 狀態(tài)；狀態(tài)；0工作方式工作方式：預(yù)充預(yù)充求值和求值求值和求值保持的結(jié)合保持的結(jié)合1q 時(shí)，時(shí)，求值階段求值階段：富富NMOS級(jí)和富級(jí)和富PMOS級(jí)結(jié)束預(yù)充電過程，進(jìn)入邏輯級(jí)結(jié)束預(yù)充電過程，

24、進(jìn)入邏輯 求值階段；時(shí)鐘同步求值階段；時(shí)鐘同步CMOS電路將輸入信號(hào)反相輸出；電路將輸入信號(hào)反相輸出；q整個(gè)電路整個(gè)電路在在 期間求值期間求值，故稱為，故稱為 相塊相塊 ；1精選pptNORA動(dòng)態(tài)動(dòng)態(tài)CMOS電路工作原理電路工作原理q在時(shí)鐘信號(hào)由低變換至高時(shí)，所有級(jí)聯(lián)的在時(shí)鐘信號(hào)由低變換至高時(shí)，所有級(jí)聯(lián)的NMOS邏輯級(jí)和邏輯級(jí)和PMOS邏輯級(jí)一個(gè)接一個(gè)地定值；邏輯級(jí)一個(gè)接一個(gè)地定值；q對(duì)于時(shí)鐘同步對(duì)于時(shí)鐘同步CMOS鎖存器，在求值階段實(shí)際上鎖存器，在求值階段實(shí)際上 只有一相時(shí)鐘起作用；故只有一相時(shí)鐘起作用；故C2MOS 反相器的輸出不反相器的輸出不 會(huì)受到前級(jí)預(yù)充電信號(hào)的干擾，也不會(huì)受到時(shí)鐘會(huì)

25、受到前級(jí)預(yù)充電信號(hào)的干擾，也不會(huì)受到時(shí)鐘 和和 信號(hào)偏移的影響，因此避免了信號(hào)競爭。信號(hào)偏移的影響，因此避免了信號(hào)競爭。精選pptNORA CMOS邏輯的特點(diǎn)邏輯的特點(diǎn)n每個(gè)動(dòng)態(tài)邏輯級(jí)的輸出不需要靜態(tài)每個(gè)動(dòng)態(tài)邏輯級(jí)的輸出不需要靜態(tài)CMOS反相反相器，且與多米諾邏輯兼容；器，且與多米諾邏輯兼容；q交替級(jí)聯(lián)交替級(jí)聯(lián)可實(shí)現(xiàn)一個(gè)可實(shí)現(xiàn)一個(gè)流水線操作的復(fù)雜系統(tǒng)；流水線操作的復(fù)雜系統(tǒng)； 流水線系統(tǒng)的交替段流水線系統(tǒng)的交替段可處理連續(xù)的輸入數(shù)據(jù)可處理連續(xù)的輸入數(shù)據(jù)。由于采用了。由于采用了時(shí)鐘同步時(shí)鐘同步CMOS鎖存器，使前級(jí)電路模塊輸出保持不變時(shí)后級(jí)鎖存器，使前級(jí)電路模塊輸出保持不變時(shí)后級(jí)電路模塊求值，電路

26、模塊求值，保證了輸入和輸出信號(hào)的穩(wěn)定保證了輸入和輸出信號(hào)的穩(wěn)定。段段段clock 段： 保持 段： 定值 段： 定值 段： 保持 段： 保持 段： 定值 段： 定值 段： 保持精選pptNORA CMOS邏輯的交替級(jí)聯(lián)邏輯的交替級(jí)聯(lián)n含含 相段和相段和 相段；相段；n富富NMOSNMOS級(jí)由時(shí)鐘信號(hào)控制，富級(jí)由時(shí)鐘信號(hào)控制，富PMOSPMOS級(jí)由反相時(shí)級(jí)由反相時(shí)鐘信號(hào)控制；鐘信號(hào)控制；n兩相控制的邏輯塊交替級(jí)連兩相控制的邏輯塊交替級(jí)連； 精選pptp blocksp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的流水線系統(tǒng)的 段段定值發(fā)生在定值發(fā)生在=1期間；期間；精選pptp blocksp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的流水線系統(tǒng)的 段段定值發(fā)生在定值發(fā)生在=0期間；期間；精選ppt真單相時(shí)鐘電路真單相時(shí)鐘電路（TSPC，ture single phase clock）n在在NORA的基礎(chǔ)上發(fā)展起來，但每一級(jí)只采用的基礎(chǔ)上發(fā)展起來，但每一級(jí)只采用一種一種MOS管網(wǎng)絡(luò)和一相時(shí)鐘驅(qū)動(dòng)；管網(wǎng)絡(luò)和一相時(shí)鐘驅(qū)動(dòng)；q避免了信號(hào)的交疊或偏移，故可避免信號(hào)的競避免了信號(hào)的交疊或偏移，故可避免信號(hào)的競爭；爭；q