第三章組合邏輯的實現(xiàn)

1、第三章 組合邏輯的實現(xiàn)組合邏輯有各種實現(xiàn)方法。繼電器，磁性材料，半導(dǎo)體元件等。這里主要說明半導(dǎo)體器件的實現(xiàn)。半導(dǎo)體器件隨著制造工藝的進步而發(fā)展。先后有雙極器件（由鍺和硅npn，pnp晶體管組成，即，TTL邏輯），MOS（金屬氧化物半導(dǎo)體）工藝（包括nMOS，pMOS，CMOS），現(xiàn)在發(fā)展到雙極和CMOS組成的混合電路（BiCMOS雙極-CMOS）。半導(dǎo)體有雙極半導(dǎo)體和MOS-FET。而且，后者的優(yōu)點尤其明顯，是現(xiàn)代半導(dǎo)體技術(shù)的主流。一主要技術(shù)指標(biāo)半導(dǎo)體門電路 INOUT1直流參數(shù)輸出參數(shù)：l 輸出高電壓Voh，以最小值min表示；在給定標(biāo)準(zhǔn)輸入和負載條件下的最壞輸出電壓。l 輸出低電壓Vol，

2、以最大值max表示，在給定標(biāo)準(zhǔn)輸入和負載條件下的最壞輸出電壓。l 輸出高電平電流Ioh，以mA（或者uA）表示；在給定標(biāo)準(zhǔn)輸入電壓下，保證輸出高電平不低于最小值時，能給出的最大負載電流。l 輸出低電平電流Iol，以mA表示。在給定標(biāo)準(zhǔn)輸入電壓下，保證輸出低電平不低于最大值時，能給出的最大負載電流。輸入?yún)?shù)l 輸入高電壓Vih，以最小值min表示，在該電壓下，器件可穩(wěn)定地判定為高電平，并可以輸出給定的驅(qū)動電流；l 輸入低電壓Vil，以最大值max表示，在該電壓下，器件可穩(wěn)定地判定為低電平， 并可以輸出給定的驅(qū)動電流； l 輸入高電平電流Iih，以最小值表示，在該電流下，器件判定為高電平，并能輸出

3、給定電流；l 輸入低電平電流Iil，以最大值表示，在該電流下，器件判定為低電平，并能輸出給定電流；l 輸入門限電壓，包括和，當(dāng)輸入電壓變化時，在該點引起輸出電平變化。其中， 是輸入由0向高改變中引起輸出電平轉(zhuǎn)變的點，而是輸入電壓從VCC向下變化而引起輸出轉(zhuǎn)變的點。見傳輸特性的圖示。其中，Iol又可用輸出短路電流Ios表示，是輸出對電源短路的最大吸收電流。 Iil又可用輸入短路電流Iis表示，是輸出對地短路的最大輸入電流。電平配合問題：不同工藝生產(chǎn)的器件的輸入/輸出指標(biāo)也是不同的。同種工藝條件下，不同供電電壓時的輸出電壓也不相同。如果不滿足其要求的指標(biāo)，器件也不能正常工作。因此，不同條件下的正確

4、電平配合，是器件可靠工作的前提。V Voh- minVih-minVil-max Vol-maxt前級對后級的可靠電壓驅(qū)動范圍以上是器件的輸入/輸出電壓的示意圖。其中，黑色陰影部分是輸入電壓的范圍。輸出高電平在Vih-min到VCC之間，輸入低電平在0到Vil-max之間。而紅色部分是器件的輸出電壓范圍。電平配合，就是要求紅色部分完全落在黑色部分以內(nèi)。否則，不能保證器件的正確動作。2傳輸特性傳輸特性是指輸出電壓對輸入電壓的（轉(zhuǎn)換）特性。以下是典型TTL非門在標(biāo)準(zhǔn)負載下的傳輸特性曲線。 Vo0 Vi Vt- Vt+ Vt其中，Vt是轉(zhuǎn)換電壓（或跳變電壓）。該電壓有一個范圍，從Vt-到Vt+。由輸

5、出慢變化到急速變化，再到慢變化，是晶體管進入放大區(qū)到退出該區(qū)的變化過程。從該特性，可引出門電路的抗干擾特性等。讀者，可參看有關(guān)資料。3交流參數(shù)電子的傳播是有速度的。電信號經(jīng)過邏輯門傳輸，也需要時間。組合邏輯最重要的交流參數(shù)是傳播時延Tpd（propagation delay）。傳播時延Tpd定義為：從輸入變化到引起輸出變化的延遲時間。INTpdh TpdlOUT1OUT2Tdhl Tpdlh由于輸出從高到低和由低到高變化的速度不同，傳播時延又有Tpdhl和Tpdlh兩種。傳播時延Tpd主要是由載流子運動速度不是無窮大，以及電路寄生電容的充放電時間引起的。在高速電路中，這種時延是進一步提高工作速

6、度的最重要的限制因素。4門電路的驅(qū)動能力設(shè)計中往往需要一個信號帶動多個輸入。為了可靠工作，就要考慮信號（輸出）的驅(qū)動能力。這用扇出系數(shù)（fan-out）來衡量。一般，它是用一種邏輯門輸出可帶動的同類邏輯門數(shù)目的多少來定義的。對一般的邏輯門，扇出系數(shù)在10到幾十不等。而驅(qū)動器的扇出系數(shù)，可達幾十到一百以上。計算邏輯門的扇出，首先要計算低電平時的驅(qū)動能力，也要計算高電平時的驅(qū)動能力，以其中的最小者為準(zhǔn)。再者，高速電路中，主要考慮負載電容對交流特性的影響。電路的負載電容包括：每個輸入管腳的輸入電容和信號連線的布線電容。還與信號線的布有關(guān)。這一問題比較復(fù)雜，在其它相關(guān)文獻中有詳細論述。邏輯門的輸出電路

7、可分為：集電極（或漏極）開路（OC/OD）輸出，推挽（TOTEM-POLE）輸出，或（雙端）平衡輸出，等幾種。5門電路的極限指標(biāo)除了上述指標(biāo)外，還有最大電源電壓（Vcc，或Vdd），最大輸入電平和最低輸入電平，最大輸出電流，和短路輸入電流，以及功耗，都是使用的重要指標(biāo)。極限電源電壓Vcc或Vdd超過該電壓，可能引起器件的永久損害；電源電流Icc-max這是估計電源最大電流的依據(jù)。最大功耗Pw給出機器散熱應(yīng)考慮的因素；6其它如，體積，器件封裝等第二節(jié) 各種邏輯門 一. TTL（Transistor Transistor Logic）門 晶體管晶體管邏輯門又稱為雙極邏輯門。 * 邏輯電平 : 輸出

8、 高:2.35 V; 低0.4V. 輸入 高:2.0V, 低0.8V.l 電源電壓: VCC = 5V (+5V10%)，還有VCC=3.3V, 2.5V, 1.8V的。l 功耗: 一般較大, 尤其是74S系列. l 輸入端開路，相當(dāng)于高電平；l 器件系列: 74LS-高速低功耗系列74S: 高速(肖特基)系列74ALS: 先進的肖特基低功耗系列 l 特殊邏輯門。三態(tài)門：除了高，低電平之外，還有高阻態(tài)真值表輸入輸出OUTENIN0XZ，高阻，浮動10011l OC（集電極開路）門 是TTL輸出級集電極開路的輸出門。 三態(tài)門和OC門都是可以構(gòu)成總線的驅(qū)動門。 二MOS門 特點：由FET（場效應(yīng)晶

9、體管）組成。l 高集成度：一個晶體管的面積可集成50個FET，一個電阻可集成60幾個FET。l 制造工藝簡單：FET工藝步驟是雙極晶體管工藝的1/3。l 功耗?。涸谖不蚝廖搽娏骶涂晒ぷ?，CMOS在靜態(tài)下幾乎不消耗電流；l 阻抗高，易受電場（靜電）干擾；輸入開路時，電位不確定；l 高阻抗下，分布電容的影響增大，使工作頻率低。l 可工作的VDD范圍大：1V到15V；標(biāo)稱VDD有15V，10V，5V，3.3V,2.5V,1.8Vl 系列器件有74HC ( High speed CMOS)系列74HCT( 與TTL電平兼容的HC)系列74VHC ( Very High speed CMOS)系列7

10、4VHCT (與TTL電平兼容的VHC) 系列74FAC ( Fast Advance CMOS ) 系列(高速, 驅(qū)動能力可以和TTL相比)74FACT (與TTL電平兼容的FAC )系列. 特殊MOS門l 三態(tài)門 (雙向傳輸門)l OD(Open drain)門（類似于OC門） l MOS / CMOS門使用中的注意事項:。輸入開路時，因為輸入阻抗高（幾兆到幾十兆歐），其輸入電平不確定，且易受靜電干擾而損壞器件，或由電磁干擾而引起電路震蕩。所以，不用的輸入管腳要么接高電平，要么接低電平；（而TTL門的不用管腳可以浮空，相當(dāng)于邏輯1）；。要注意門的驅(qū)動能力，通常其輸出只可驅(qū)動一個LS-TTL

11、門；。不同種類不同型號器件相連時，要注意電平能否正確配合，必要時，可用電平變換器實現(xiàn)電平轉(zhuǎn)換；。MOS電路特有的失效機制基底可控硅現(xiàn)象要特別關(guān)注。 三ECL（Emitter Couple Logic）電路 特點：l 開關(guān)時延在ns，或亞ns級；l 開關(guān)電平低：H：-1.0V, L：-1.6V；l 門功耗: 從幾到幾十毫瓦不等；只在必要時, 才使用ECL器件。四其它邏輯門電路工藝1 BiCMOS（Bipolar CMOS Technology）輸出采用TTL工藝。2 LVDS（Low Voltage Difference Signaling）低電壓可減小功耗，減少對其它電路的干擾，差分傳送可提高

12、對共模干擾的性能，增加傳輸距離。3 LVT（Low Voltage Technology）VDD = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V。 4 邏輯工藝的發(fā)展趨勢l 電路封裝越來越??；PDIP，SODIP，SSOC，STSOC，l 器件電壓越來越低；5V，3.3V，2.5V，1.8V，1.5V, 1.2V，1.0V，0.8Vl 具有熱插拔能力。即，帶電插拔。只有特殊設(shè)計才具有這種能力。l 大的驅(qū)動能力和強的抗干擾能力；l 速度高時，性能越來越取決于電路的布線和工藝水平。 五器件的生命周期任何器件都有其生命周期，比如，我們早就不用電子管了。目前，TTL， S-TTL，LS-

13、TTL，以及4000系列MOS器件，已經(jīng)接近完全淘汰。所以，在我們的設(shè)計中，盡量減少或避免使用這類器件。同時，設(shè)計中也要注意選擇器件的封裝，因為一些封裝，如DIP-雙列直插封裝接近完全淘汰，這樣的設(shè)計將很難買到相應(yīng)的器件。 第三節(jié) 邏輯設(shè)計中的注意事項 在邏輯設(shè)計中，除了器件的容量和速度外，還應(yīng)注意邏輯器件的電平配合和驅(qū)動能力問題。 1 電平配合問題電平配合，有不同種類器件間的電平配合，如TTL，CMOS，ECL等器件之間的配合。還有同種器件不同電壓之間的配合問題。關(guān)于TTL和CMOS器件的配合，一般來說，同種電壓下的TTL邏輯可以直接和帶T后綴的CMOS器件相配合，如和HCT，VCT，F(xiàn)AC

14、T類配合。它們的輸出和輸入電平是專門設(shè)計的和TTL相兼容的。但不同電壓下的電平配合，就比較復(fù)雜。有興趣的同學(xué)可以查閱有關(guān)資料。值得注意的是，現(xiàn)在產(chǎn)生了一種器件，它具有容忍過壓能力（OVTOverVoltage Tolerance）。CBT（Cross Bar Technology）器件就有這種能力。2 驅(qū)動能力問題 驅(qū)動能力用扇出系數(shù)來表示。它是在保證輸出電平指標(biāo)的前提下，可帶動的輸入端子數(shù)。邏輯高電平和低電平下的扇出能力是不同的，扇出系數(shù)取其中的最小值。一般來說，三態(tài)門和OC門的扇出能力很大，它們又稱為驅(qū)動器，或長線驅(qū)動器。典型的驅(qū)動器的高電平可輸出12/24mA電流，低電平可吸收24mA電

15、流或更大。而一般的CMOS器件可帶動一個LSTTL輸入。 第四節(jié) 可編程邏輯器件（PLD） 我們知道任何組合邏輯都可以用SOP或POS式表示。要產(chǎn)生P項，必需用與門，而要 產(chǎn)生S項，必需用或門。所以，PLD器件，一般都有兩種邏輯門陣列：與陣及或陣。人們一般習(xí)慣于用SOP邏輯表達式表示開關(guān)函數(shù)。 對組合邏輯，與陣和或陣的不同組態(tài)，構(gòu)成不同的PLD器件：l 與陣固定，或陣可編程，可構(gòu)成ROM（Read Only Memory）；l 與陣可編程，或陣固定，可構(gòu)成PAL（Programmable Array Logic）和GAL（Generic Array Logic）；l 與陣和或陣都可編程，構(gòu)成PLA（Programmable Logic Array）。這些陣列，有