基于Verilog數(shù)模轉(zhuǎn)換器設計 (2)

1、南 陽 理 工 學 院本科生畢業(yè)設計（論文）學院（系）： 電子與電氣工程學院 專 業(yè)： 電子信息工程 學 生： 王 曉 寧 指導教師： 曹 原 完成日期 2014 年 5 月南陽理工學院本科生畢業(yè)設計（論文）8位高速數(shù)模轉(zhuǎn)換器設計 英文題目 (8 bit high speed DAC)總計： 畢業(yè)設計（論文） 頁表 格： 個插 圖 ： 幅基于Verilog的數(shù)模轉(zhuǎn)換器的設計 摘 要數(shù)模轉(zhuǎn)換器是模擬與數(shù)字電路系統(tǒng)的轉(zhuǎn)換橋梁，通常是利用專用的數(shù)模轉(zhuǎn)換(DA)芯片來實現(xiàn)的。本文設計的是一種8位高速數(shù)模轉(zhuǎn)換器，設計方案確定了輸入方式為并行輸入，輸出為電流互補輸出，以實現(xiàn)高速的要求，然后在分析了轉(zhuǎn)換電路

2、的性能參數(shù)以后，采用主從一分段式的電流舵結(jié)構(gòu)來實現(xiàn)高速數(shù)模轉(zhuǎn)換，電流源應用電流分裂技術(shù)，其中開關(guān)采用全差分電流開關(guān)。利用“自頂向下”的設計方法，采用Verilog AMS硬件描述語言和原理圖描述相結(jié)合的方式，設計了8位高速數(shù)模轉(zhuǎn)換器，并在Quartus 11軟件環(huán)境下對設計項目進行了編譯和時序仿真。關(guān)鍵詞數(shù)模轉(zhuǎn)換電路；Verilog硬件描述語言；并行串出； 模擬仿真； Design of the DAC based on VerilogAbstract: Digital to analog converter (DAC) is a bridge between the digital worl

3、d and the analog world , usually uses a dedicated D / A converter (D / A) chip to achieve of. This article was designed to be a 8-bit high speed DAC design to determine the input for the parallel input and output for the current complementary output, in order to achieve high-speed requirements, and

4、then analyzes the circuit's performance parameters after conversion, with master-slave a sub-type structure to achieve high-speed current-steering digital-analog conversion, Current source application current splitting technique, which uses a fully differential current switch switches. One desig

5、ns a simple digital frequency meter system by taking advantage of the “top-down” design approach，and using the combination of Verilog- AMS hardware description language and schematic descriptionThen，one compiles and simulates the proposed project under the software environment in QuartusII.Key words

6、：Digital-analog converter circuit; Verilog hardware description language; parallel string out ；simulation。目錄1 引言數(shù)模轉(zhuǎn)換(DA)電路，是數(shù)字系統(tǒng)中常用的電路之一，它是把數(shù)字量轉(zhuǎn)變成模擬量的儀器，其主要作用是把數(shù)字信號轉(zhuǎn)換成模擬信號，通常是利用專用的數(shù)模轉(zhuǎn)換(DA)芯片來實現(xiàn)的。DAC0832是Analog Device公司生產(chǎn)的的8位數(shù)模轉(zhuǎn)換(DA)芯片，它是雙列直插式8位D/A轉(zhuǎn)換器。能完成數(shù)字量輸入到模擬量(電流)輸出的轉(zhuǎn)換。即數(shù)字信號被一位一位地寫入DAC0832數(shù)模轉(zhuǎn)換(DA

7、)芯片中，因此，DAC0832要與一個控制器配合使用才能發(fā)揮作用。常規(guī)的方法，是以CPU作為控制部件，通過軟件編程的方式來控制DAC0832，從而實現(xiàn)數(shù)模轉(zhuǎn)換功能的。軟件實現(xiàn)法雖然簡單，但必將會占用大量的CPU時間，削弱了CPU實時處理能力，降低了系統(tǒng)的可靠性。針對以上情況，在此設計了基于可編程邏輯器件(F PGA)數(shù)模轉(zhuǎn)換電路，利用可編程邏輯器件(FP-GA)直接控制數(shù)模轉(zhuǎn)換(DA)芯片DAC0832進行數(shù)模(DA)轉(zhuǎn)換，取代傳統(tǒng)的“CPU專用的數(shù)模轉(zhuǎn)換(DA)芯片”設計結(jié)構(gòu)，有利于提高系統(tǒng)的抗干擾能力和可靠性。1.1 本課題研究的意義 對于數(shù)模轉(zhuǎn)換器的設計，大部分是采用C語言以及單片機編程

8、來實現(xiàn)的。隨著數(shù)字電路技術(shù)和計算機技術(shù)的發(fā)展，EDA技術(shù)取代了傳統(tǒng)的電子設計方法而成為數(shù)字電路設計的主要技術(shù)。突出表現(xiàn)了EDA技術(shù)的功能。而且通過本課題的研究，能夠掌握數(shù)模轉(zhuǎn)換器的實現(xiàn)方法，熟悉轉(zhuǎn)換器的工作過程，掌握數(shù)模轉(zhuǎn)換器在實際生活中的應用方法，這樣也有利于了解轉(zhuǎn)換器的實現(xiàn)過程，掌握設計轉(zhuǎn)換器的算法，提高能力。同時也掌握EDA技術(shù)。1.2 國內(nèi)外研究現(xiàn)狀隨著數(shù)字技術(shù)，特別是計算機技術(shù)的飛速發(fā)展和普及，在現(xiàn)代控制、通信及檢測等領(lǐng)域，為了提高系統(tǒng)的性能指標，對信號的處理廣泛采用了數(shù)字計算機技術(shù)。由于系統(tǒng)的實際對象一般是模擬量（如溫度、壓力、圖像等），要使計算機或者數(shù)字儀表能識別、處理這些信號，

9、必須先把這些虛擬信號轉(zhuǎn)換為數(shù)字信號。在數(shù)字模擬混合電路系統(tǒng)中，數(shù)模轉(zhuǎn)換器是不可缺少的關(guān)鍵電子元器件。當前，為了適應計算機、通訊和多媒體技術(shù)的飛速發(fā)展以及高新技術(shù)領(lǐng)域數(shù)字化進程的不斷加快，數(shù)模轉(zhuǎn)換器在工藝、結(jié)構(gòu)和性能上都有了很大的變化，正朝著低功耗、高速度和高分辨率的方向發(fā)展。進入20世紀90年代后，結(jié)合基于數(shù)模轉(zhuǎn)化器的設計，可編程邏輯集成電路技術(shù)也進入飛速發(fā)展時期。器件的可編程門數(shù)超過了百萬門，并出現(xiàn)了內(nèi)嵌復雜功能模塊的SoPC。這種大規(guī)?？删幊踢壿嬓酒某霈F(xiàn)為單片機芯片重構(gòu)開辟了新的途徑。本課題就是要以FPGACPLD器件作為載體，以現(xiàn)代EDA技術(shù)為手段，應用EDA技術(shù)實現(xiàn)一種固定信號格式的

10、串并轉(zhuǎn)換，利用Verilog-AMS語言對一塊可編程邏輯器件進行編程實現(xiàn)單片機串行口輸出的串行數(shù)據(jù)到8位并行數(shù)據(jù)的轉(zhuǎn)換。目前，國內(nèi)ADC的結(jié)構(gòu)主要集中在全并行，積分型，逐次比較型等較低精度高速或低速高精度的結(jié)構(gòu)上，近些年來，隨著設計的環(huán)境，工藝條件的迅速改善，國內(nèi)有數(shù)家集成電路設計公司在開發(fā)模數(shù)轉(zhuǎn)換器電路產(chǎn)品，包括許多高等教育單位（如復旦大學專用集成電路與系統(tǒng)國家重點實驗室、東南大學、西安交通大學等）都在開展一些先進技術(shù)。國外生產(chǎn)數(shù)模轉(zhuǎn)換器的最著名的廠家主要有（TI德州儀器、NS國家半導體等），研究實力比較強，擁有先進的數(shù)模轉(zhuǎn)換系列芯片，占據(jù)高端芯片的大部分市場。1.3 本課題研究的主要內(nèi)容對

11、數(shù)模轉(zhuǎn)換器的理解和設計，首先將單片機分成幾個大的模塊，再向下劃分成功能單一的模塊。然后運用硬件描述語Verilog語言對各個模塊進行邏輯描述，同時應用EDA集成開發(fā)工具Quartus II軟件提供的時模擬器對各個模塊(包括各子模塊和頂層模塊)的功能進行軟件仿真。完成軟件真后下載到FPGACPLD器件中進行硬件級的測試。課題采用Gw48-CK型EDA實箱對所設計的軟核模塊進行硬件級的測試。箱內(nèi)的可編程邏輯器件是Alter司的FLEX 10K(屬于FPGA類型)系列器件中的EPFl0K10LC84-4由EPFlOKlOL84 4器件的邏輯門有限，以單獨完成了串行口等模塊的硬件級測試。2 數(shù)模轉(zhuǎn)換電

12、路的概述2.1 數(shù)模轉(zhuǎn)換器的基本原理與組成（1） D/A轉(zhuǎn)換器的基本工作原理數(shù)模轉(zhuǎn)換器是一種將二進制數(shù)字量形式的離散信號轉(zhuǎn)換成以標準量（或參考量）為基準的模擬量的轉(zhuǎn)換器，數(shù)/模轉(zhuǎn)換就是將數(shù)字量轉(zhuǎn)換成與它成正比的模擬量。對于線性模數(shù)轉(zhuǎn)換器： Vo=VRD (2-1) 其中，D是數(shù)字輸入，VR是模擬參考輸入， Vo是模擬輸出。這里的模擬輸出可以是電壓，也可以是電流。若用二進制表示時，D=a12-1+a22-2+an2-n= (22)式中an為l或0，由數(shù)字所對應的位的邏輯電平來決定：N是數(shù)字輸入D的位數(shù)。由此，(21)式又可以寫為Vo=VR (23)l以上表明，輸出模擬量與輸入數(shù)字量成正比。輸出模

13、擬量是由一系N-進制分量疊加而成的。對于單位數(shù)字量的變化，模擬輸出是按等幅度的階躍的量變化的。（2）電路組成數(shù)模轉(zhuǎn)換電路基本上是由解碼網(wǎng)絡、模擬開關(guān)、求和放大器和基準電源組成。如圖1所示。2.2 D/A轉(zhuǎn)換器的結(jié)構(gòu)根據(jù)加權(quán)網(wǎng)絡等部分實現(xiàn)方法不同，常見的DA轉(zhuǎn)換器結(jié)構(gòu)可以分為電流型、電壓型和電荷型等。電流定標型D/A轉(zhuǎn)換器分三種：權(quán)電阻型D/A轉(zhuǎn)換器、R-2R梯形電阻網(wǎng)絡DA轉(zhuǎn)換器、電流舵型DA轉(zhuǎn)換器。其中最符合告訴特點的就是本設計采用的電流舵型DA轉(zhuǎn)換器。電流舵型結(jié)構(gòu)的DA轉(zhuǎn)換器易于滿足高速度、高精度的要求；同時在DA轉(zhuǎn)換器的設計中，二進制解碼電路簡單，占用芯片面積小，有利于提高工作速度，但其

14、匹配性差，有毛刺現(xiàn)象，易引入較大的DNL誤差，在高位時尤其嚴重，而溫度計解碼電路結(jié)構(gòu)具有良好的匹配性能，毛刺小，但其結(jié)構(gòu)復雜，面積和功耗相應較大。因此為了優(yōu)化面積，提高性能，權(quán)衡兩者，高速DA轉(zhuǎn)換器設計般采用電流舵結(jié)構(gòu)，高位使用溫度計譯碼，低位使用二進制譯碼。本設計采用電流舵型DA轉(zhuǎn)換器。電流舵型DA轉(zhuǎn)換器，又稱電流源型DA轉(zhuǎn)換器，是用有源器件(一般是MOS管)構(gòu)成的電流源來提供加權(quán)電流。與電阻型加權(quán)DA轉(zhuǎn)換器相比，電流舵型DA轉(zhuǎn)換器速度非常快，對開關(guān)的寄生參數(shù)不敏感。一般分段電流舵DA轉(zhuǎn)換器的整個電路由鎖存器、二進制碼溫度計碼解碼電路、電流源陣列(包括二進制加權(quán)電流源和溫度計加權(quán)電流源兩部分

15、)、基準電壓源，放大器等單元模塊組成。根據(jù)告訴電流舵數(shù)模轉(zhuǎn)換器的組成，得到如圖2-1的系統(tǒng)框圖電流源根據(jù)權(quán)系數(shù)不同，可分為二進制加權(quán)型和一進制加權(quán)型(溫度計型)。二進制電流舵型DA轉(zhuǎn)換器的電路原理框圖如圖2所示。二進制型電流舵DA轉(zhuǎn)換器的工作原理與電阻加權(quán)型基本類似，只是用加權(quán)的電流源來代替加權(quán)的電阻來提供權(quán)電流。電流源提供加權(quán)電流可以通過兩種方式來實現(xiàn)。一種是改變電流源MOS的寬長比，如最低位寬長比為WL，高一位寬長比為2WL，依次電流源MOS管的寬長比按指數(shù)2向上增長；二是改變相同尺寸MOS管的個數(shù)，最低位用1個，高一位用2個，向上個數(shù)按指數(shù)2增長。后者的匹配性方面效果比前者好。圖2 二進

16、制電流型D/A轉(zhuǎn)換器一進制加權(quán)型DA轉(zhuǎn)換器的電路原理框圖：一進制電流舵加權(quán)型(溫度計型)DA轉(zhuǎn)換器（如圖3所示）先將二進制編碼的數(shù)字輸入轉(zhuǎn)變?yōu)橐贿M制碼(溫度計碼)，然后用一進制編碼分別控制一個電流源流向負載或地。表1是2位二進制編碼與一進制轉(zhuǎn)換的真值表。圖3 溫度計碼電流型D/A轉(zhuǎn)換器表1 二進制碼-溫度計碼的真值表二進制編碼對應溫度計碼00000010011001111111與11位二進制編碼相對應的一進制編碼有2n一1位，當二進制編碼換算成十進制數(shù)為D時，一進制編碼的低D位全部為1，其他全部為0。也就是隨著二進制編碼逐漸增大，相應的一進制編碼的各位(從低位向高位)依次由0變?yōu)?。3 系統(tǒng)硬

17、件的設計3.1 總體的結(jié)構(gòu)設計通過上述介紹的D/A轉(zhuǎn)換器的結(jié)構(gòu)，我們深刻了解了他的優(yōu)點和不足之處。對本設計的著眼在8位高速數(shù)模轉(zhuǎn)換器，我們需要選擇合適的結(jié)構(gòu)來實現(xiàn)這一目標。首先，輸入方式從兩種輸入方式中選擇并行輸入，因為相對于串行輸入方式來說，并行數(shù)字輸入結(jié)構(gòu)最大的優(yōu)點就是速度更快，雖然并行數(shù)字輸入結(jié)構(gòu)有電路復雜程度隨著分辨率的提高而增加的缺點，但是由于設計要求分辨率為8位，相對不高，而速度是要實現(xiàn)的主要參數(shù)要求，因此權(quán)衡兩方面，選擇并行數(shù)字輸入結(jié)構(gòu)。其次，輸出采用電流輸出作為所設計的D/A轉(zhuǎn)換器的輸出方式，由于電流輸出和電壓輸出相比，具有速度快的特點，若想把輸出電流轉(zhuǎn)變?yōu)殡妷海瑒t再加一級電流

18、變電壓的電路即可。如前所述，D/A轉(zhuǎn)換器根據(jù)工作原理可分為電流定標、電壓定標和電荷定標三種。電壓定標D/A轉(zhuǎn)換器的一個嚴重的缺點是位數(shù)較多的D/A轉(zhuǎn)換器所需要的組件太多;電荷定標D/A轉(zhuǎn)換器的缺點是當轉(zhuǎn)換器位數(shù)較多時，需要的電容比會很大，并且大量的大電容會增大電路的面積。電壓定標和電荷定標特別適合MOS電路采用，而電流定標多用于雙極D/A轉(zhuǎn)換器，由于同種條件下，電流定標結(jié)構(gòu)的D/A轉(zhuǎn)換器的速度性能優(yōu)于電壓定標和電荷定標結(jié)構(gòu)的D/A轉(zhuǎn)換器，因此根據(jù)現(xiàn)有條件和目標參數(shù)，選用電流型作為D/A轉(zhuǎn)換器的工作方式。由于所設計的D/A轉(zhuǎn)換器的分辨率是8位，擬采用分段電流舵(高四位)4十4(低四位)形式進行內(nèi)

19、部結(jié)構(gòu)設計，這樣可以大大降低權(quán)電流晶體管的發(fā)射極面積比，充分利用芯片面積，這種組態(tài)對于8位甚至更高位或更高分辨率的D/A轉(zhuǎn)換器是非常適用的。工藝實驗選用重慶二十四所的3m工藝線作為實驗的基礎(chǔ)，采用雙極工藝研制。3.2 各單元電路設計3.2.1電路網(wǎng)絡組態(tài)設計D/A轉(zhuǎn)換器的電路組態(tài)有二進制加權(quán)電流源組態(tài)、等值電流源組態(tài)、主一從梯形網(wǎng)絡結(jié)構(gòu)和分段梯形結(jié)構(gòu)等幾種，個個組態(tài)都有其各自的特點。（1）二進制加權(quán)電流源電路在該結(jié)構(gòu)的單片實現(xiàn)中，為了避免VBE失配造成的誤差，必須保持二進制加權(quán)電流源晶體管的射極電流密度相等。實際上，是通過電流源晶體管發(fā)射極面積配比實現(xiàn)的，即8位D/A轉(zhuǎn)換器的各個電流源晶體管發(fā)

20、射極面積比為2:26:25:2:23:2:2:1，MSB和LSB兩個電流源晶體管發(fā)射極面積的配比就需要128:1，因此對于高位轉(zhuǎn)換器來說，所有電流源晶體管發(fā)射極面積的完全配比并不現(xiàn)實。（2）等值電流源電路采用等值電流源與按二進制方式對電流進行配比的R一ZR梯形網(wǎng)絡進行結(jié)合可以避免發(fā)射極面積配比和二進制加權(quán)電流源相關(guān)的不等切換問題。但等值電流源組態(tài)中發(fā)射極電流是由發(fā)射極電阻RE選擇設定的，為了消除VBE失配的影響，發(fā)射極電阻要選的足夠大，大量的大電阻無疑會增加芯片面積。（3）分段梯形結(jié)構(gòu)分段梯形網(wǎng)絡由三部分構(gòu)成:階躍發(fā)生器、段發(fā)生器和段譯碼器。分段D/A轉(zhuǎn)換器的工作原理:四個等值電流源產(chǎn)生段電流

21、他們都等于滿刻度輸出電流的四分之一，段電流的特定組合由段譯碼器的輸出選定。這種結(jié)構(gòu)的轉(zhuǎn)換器只具有單調(diào)性特點，不滿足高速的要求。（4）主一從梯形網(wǎng)絡這種方案中，基本或主要的梯形網(wǎng)絡用于較高位，而其次的或從屬的梯形網(wǎng)絡則用于較低位。電路的工作如圖4所示。圖4 利用主-從梯形網(wǎng)絡組態(tài)組成的8位D/A轉(zhuǎn)換器圖4中，主梯形網(wǎng)絡中最后的晶體管Q產(chǎn)生等于主梯形網(wǎng)絡中最低位的電流I。該電流用于驅(qū)動從梯形網(wǎng)絡，并在從梯形網(wǎng)絡中進一步分配構(gòu)成余下各位電流，即實現(xiàn)了電流分裂。權(quán)電流晶體管發(fā)射極面積的等比例配比是保證權(quán)電流精密匹配的重要條件之一，而權(quán)電流精密匹配又是保證轉(zhuǎn)換器精度的關(guān)鍵。采用電流分裂技術(shù)避免了晶體管發(fā)

22、射極面積比例太懸殊，大大減小了管芯面積，而且保證了權(quán)電流的精密匹配，同時也為轉(zhuǎn)換器的精度要求提供了保障。因此這種組態(tài)對于8位甚至更高位或更高分辨率的D/A轉(zhuǎn)換器非常適用。下面圖5為所設計D/A轉(zhuǎn)換器實際所采用的組態(tài)圖，從圖5可以很清楚的看到電流分裂技術(shù)的應用和R一ZR網(wǎng)絡與加權(quán)電流源網(wǎng)絡的綜合運用，這可以看作是主一從梯形網(wǎng)絡的一種特殊情況。這種結(jié)構(gòu)在電路的最低位中采用以面積配比電流鏡組態(tài)的有源電流配比法，圖5中，從梯形網(wǎng)絡最低4位用有源電流配比構(gòu)成，即通過面積定標的電流鏡完成。圖中各電流存在如下關(guān)系： 11:12:13:14=8:4:2:l （1） 16:17:15:19=8:4:2:2 （2

23、） 16+17+15+19=15 （3）最終電路權(quán)電流輸出晶體管發(fā)射極面積之比為：Q1:Q2:Q3:Q4:Q5:Q6:Q7:Q8:Q9=8:4:2:l:l:4:2:l:l (4)圖5 使發(fā)射極面積配比要求減至最小的組態(tài)圖從完全采用有源電流配比網(wǎng)絡的27:1懸殊比例降為23:1。R一ZR網(wǎng)絡與加權(quán)電流源網(wǎng)絡的綜合運用，揚長避短，大大降低了電路的復雜程度，使設計的D/A轉(zhuǎn)換器發(fā)射極面積配比減到最小。3.2.2電流開關(guān)設計電流定標D/A轉(zhuǎn)換器的性能和響應速度強烈依賴于電路所用電流開關(guān)的特性。為適合高速D/A轉(zhuǎn)換器的應用，電流開關(guān)應該必須具有如下特性:(1)高速。開關(guān)速度高表明電路能在瞬間迅速切換。為

24、了減少寄生電容的影響，在切換接點處的電壓擺幅必須保持為最小。(2)隔離好。在電路的數(shù)字切換信號和電路系統(tǒng)的模擬部分之間提供良好的隔離。(3)反向漏電流小。關(guān)態(tài)時，通過開關(guān)的漏電流應小到可以忽略不計。(4)邏輯兼容性。切換動作所需之邏輯控制信號電平和振幅與常規(guī)D/A/轉(zhuǎn)換器電路設計及模擬仿真的邏輯電平相兼容。在雙極型電流開關(guān)中，電流的切換作用是利用二極管或晶體管的正向或反向偏置實現(xiàn)的。在正常工作條件下，由于硅p一n結(jié)的反向漏電流與位電流相比小得可以忽略不計，所以除非由于溫度升高引起的溫度效應，一般情況下，低反相漏電流并不是設計中應該考慮的主要問題。D/A轉(zhuǎn)換器所用的電流開關(guān)有兩種，單端式和差分式

25、，差分式電流開關(guān)，避免了開關(guān)節(jié)點處的大電壓擺幅，因此，比單端式的電流開關(guān)有更快的切換速度。因此采用全差分電流開關(guān)作為所設計D/A轉(zhuǎn)換器的電流開關(guān)。原理如圖6所示。圖6 全差分電流開關(guān)示意圖晶體管Q5所起的作用是恒流源，當數(shù)字輸入為“1”時，即輸入到Q4的基極電壓VB>VT(內(nèi)部的邏輯閩值電壓)，Q4截止，Q1截止，Q3導通，Q2導通，此時Q6的集電極電流通過Q3和Q2輸出到Iout；當數(shù)字輸入為“O”時，即輸入到Q4的基極電壓VB<VT(內(nèi)部的邏輯閩值電壓)，Q3截止，Q2截止，Q1導通，Q4導通，Q6的集電極電流通過Q4和Q1輸出到Iout，因此Iout與EQ 存在互補關(guān)系。由于

26、Q1，Q2，Q6發(fā)射極面積與流過的電流成正比(按權(quán)值設計的)，因此各管的VBE和HFE接近于相等，并且工藝上要嚴格匹配，做到位開關(guān)差分對管(Q1、Q2、Q7、Q8)和恒流晶體管(Q6，Q2)的VB和h差異最小。這種開關(guān)比壓控開關(guān)速度快，其速度與被切換的電流幾乎無關(guān)，此開關(guān)中npn差分對管(Q1和Q2，Q7和Q8)的發(fā)射極相連接，使得無論位的邏輯狀態(tài)是“0”或“l(fā)”，差分對管的發(fā)射極電壓相同，位電流不對晶體管的寄生電容進行沖放電，因此這大大提高了開關(guān)速度，但是差分開關(guān)存在因開關(guān)晶體管p有限而造成的輸出電流誤差，這是電流源偏置設計需要解決的問題。3.2.3電流源偏置設計由于存在差分開關(guān)因開關(guān)晶體管

27、p有限而造成輸出電流誤差的實際問題，因此，設計電流源偏置時要考慮可以消除基極電流誤差的電路。設計中所采用的電流源偏置的電路原理圖如圖7所示。圖7 消除基極電流誤差的反饋偏置電路在該電路中，圍繞運算放大器A的反饋環(huán)路添加了晶體管QA，以致電流IA相對于所有定標的電流比工re，高出的數(shù)量均等于QA的基極電流Iab IA=Iref +IAB =(+1)Iref/ （6）它己無基極電流誤差。換言之，電流開關(guān)的基極電流誤差補償是通過圖7中的晶體管Q的基極電流，把與失調(diào)電流相等的數(shù)量引進到偏置反饋環(huán)路中而實現(xiàn)的。3.3 8位D/A轉(zhuǎn)換器3.3.1引腳及其功能DAC0832是雙列直插式8位D/A轉(zhuǎn)換器。能完

28、成數(shù)字量輸入到模擬量(電流)輸出的轉(zhuǎn)換。圖8和圖9分別為DAC0832的引腳圖和內(nèi)部結(jié)構(gòu)圖。其主要參數(shù)如下：分辨率為8位，轉(zhuǎn)換時間為1s，滿量程誤差為±1LSB，參考電壓為(+10-10)V，供電電源為(+5+15)V，邏輯電平輸入與TTL兼容。從圖8中可見，在DAC0832中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為ILE，第二級鎖存器稱為DAC寄存器，它的鎖存信號也稱為通道控制信號 /XFER。圖8 DAC0832引腳圖在下面圖9中，當ILE為高電平，片選信號 /CS 和寫信號 /WR1為低電平時，輸入寄存器控制信號為1，這種情況下，輸入寄存器的輸出隨輸入而變化

29、。此后，當 /WR1由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。圖9 DAC0832內(nèi)部結(jié)構(gòu)圖對第二級鎖存來說，傳送控制信號 /XFER 和寫信號 /WR2同時為低電平時，二級鎖存控制信號為高電平，8位的DAC寄存器的輸出隨輸入而變化，此后，當 /WR2由低電平變高時，控制信號變?yōu)榈碗娖?，于是將輸入寄存器的信息鎖存到DAC寄存器中。圖9中其余各引腳的功能定義如下：(1)DI7DI0：8位的數(shù)據(jù)輸入端，DI7為最高位。(2)IOUT1：模擬電流輸出端1，當DAC寄存器中數(shù)據(jù)全為1時，輸出電流最大，當 DAC寄存器中數(shù)據(jù)

30、全為0時，輸出電流為0。(3)IOUT2：模擬電流輸出端2， IOUT2與IOUT1的和為一個常數(shù)，即IOUT1IOUT2常數(shù)。(4)RFB：反饋電阻引出端，DAC0832內(nèi)部已經(jīng)有反饋電阻，所以 RFB端可以直接接到外部運算放大器的輸出端，這樣相當于將一個反饋電阻接在運算放大器的輸出端和輸入端之間。(5)VREF：參考電壓輸入端，此端可接一個正電壓，也可接一個負電壓，它決定0至255的數(shù)字量轉(zhuǎn)化出來的模擬量電壓值的幅度，VREF范圍為(+10-10)V。VREF端與D/A內(nèi)部T形電阻網(wǎng)絡相連。(6)Vcc ：芯片供電電壓，范圍為(+515)V。(7)AGND ：模擬量地，即模擬電路接地端。(

31、8)DGND ：數(shù)字量地。3.3.2DA0832的工作方式DAC0832可處于三種不同的工作方式：(1)直通方式 ：當ILE接高電平，、和都接數(shù)字地時，DAC處于直通方式，8位數(shù)字量一旦到達DI7DI0輸入端，就立即加到8位D/A轉(zhuǎn)換器，被轉(zhuǎn)換成模擬量。例如在構(gòu)成波形發(fā)生器的場合，就要用到這種方式，即把要產(chǎn)生基本波形的數(shù)據(jù)存在ROM中，連續(xù)取出送到DAC去轉(zhuǎn)換成電壓信號。(2)單緩沖方式 ：只要把兩個寄存器中的任何一個接成直通方式，而用另一個鎖存器數(shù)據(jù)，DAC就可處于單緩沖工作方式。一般的做法是將和都接地，使DAC寄存器處于直通方式，另外把ILE接高電平，接端口地址譯碼信號，接CPU的信號，這

32、樣就可以通過一條MOVX指令，選中該端口，使和有效，啟動D/A轉(zhuǎn)換。(3)雙緩沖方式 ：主要在以下兩種情況下需要用雙緩沖方式的D/A轉(zhuǎn)換。 需在程序的控制下，先把轉(zhuǎn)換的數(shù)據(jù)輸入輸入緩存器，然后在某個時刻再啟動D/A轉(zhuǎn)換。這樣，可先選中端口，把數(shù)據(jù)寫入輸入寄存器；再選中端口，把輸入寄存器內(nèi)容寫入DAC寄存器，實現(xiàn)D/A轉(zhuǎn)換。 在需要同步進行D/A轉(zhuǎn)換的多路DAC系統(tǒng)中，采用雙緩沖方式，可在不同的時刻把要轉(zhuǎn)換的數(shù)據(jù)打入各DAC的輸入寄存器，然后由一個轉(zhuǎn)換命令同時啟動多個DAC轉(zhuǎn)換。先用3條輸出指令選擇3個端口，分別將數(shù)據(jù)寫入各DAC的輸入寄存器，當數(shù)據(jù)準備后，再執(zhí)行一次寫操作，使變低同時選通3個D

33、/A的DAC寄存器，實現(xiàn)同步轉(zhuǎn)換。3.3.3DAC0832的應用圖10 單片機和DAC0832直通式輸出連接圖圖10為單片機和DAC0832直通方式輸出連接圖，運放輸出電路輸出電壓為 UOUT(D/256)*VREF, 例如上圖中向DAC0832傳送的8位數(shù)據(jù)量40H(01000000B), 則輸出電壓UOUT=(64/256)*5V=1.25V，其輸出過程可用MOV P1 , #40H一條指令完成。4 基于Verilog的行為模型描述4 .1 Verilog-AMS語言概述Verilog-AMS語言是一種高層次的模塊化硬件描述語言，它用模塊的形式來描述模擬系統(tǒng)及其子系統(tǒng)的結(jié)構(gòu)和行為。Veri

34、log-AMS語言可分為數(shù)字電路描述子集109HDL和模擬電路描述子集Verilog-AMS。在本文中，主要使用Verilog-AMS對DA轉(zhuǎn)換器的模擬電路部分進行行為級描述。Verilog-AMS語言對模擬電路的描述可以分成兩種類型：一種是行為描述，另一種是結(jié)構(gòu)描述。行為描述是指用一些數(shù)學表達式或者傳輸函數(shù)來描述目標電路的行為，其描述范圍可以從基本的電阻、電容到十分復雜的濾波器或其他模擬系統(tǒng)；而結(jié)構(gòu)描述則是對各個子模塊在系統(tǒng)中的用途以及子模塊與子模塊之間的連接關(guān)系進行描述，這可以理解為是對系統(tǒng)結(jié)構(gòu)框圖的描述。完整的結(jié)構(gòu)描述需要包括對信號、端口和基本參數(shù)的定義。采用VerilogAMS語言描述

35、的模塊從而對整個進行系統(tǒng)仿真的流程如圖11所示。為了便于實現(xiàn)模擬電路系統(tǒng)性能與物理實現(xiàn)之間的優(yōu)化設計，方便定義輸入與輸出信號之間的數(shù)學函數(shù)關(guān)系，Verilog-AMS提供了多層次的行為和結(jié)構(gòu)模型及多種行為模塊描述函數(shù)，除了常用的時間積分函數(shù)idt()，時間微分函數(shù)ddt()等之外，還定義了一些特殊的函數(shù)，比如轉(zhuǎn)換整形函數(shù)slew()，拉普拉斯變換函數(shù)laplace_ zp()，延遲函數(shù)delay()等。利用這些函數(shù)，結(jié)合對信號的定義，可以完成對各種模擬模塊的行為描述。為了使描述的模塊更加符合實際情況，還可以在行為描述中加入延時、噪聲等。行為描述所生成的模塊可以直接用Cadence Spectr

36、e仿真器進行仿真，根據(jù)仿真結(jié)果和實際要求的性能指標對添加的參數(shù)進行調(diào)整；也可以作為一個子系統(tǒng)整和到上一級電路中對上層電路進行仿真驗證。這樣的具體意義有兩點：一是可以在系統(tǒng)級對整個電路進行優(yōu)化設計；二是由于子模塊是直接描述的行為，不需要考慮管級，因此在模擬仿真的過程中，大大減少了運算量，節(jié)省了仿真時間，提高了精度。VerilogAMS行為級模型能映射成網(wǎng)表，網(wǎng)表模型包括行為模型的模型名、參數(shù)等，其端口對應于行為模型的端口。4.2 Verilog-AMS的行為模型結(jié)構(gòu)(1)Vcrilog-AMS程序是由模塊構(gòu)成的，每個模塊的內(nèi)容都鑲嵌在module-endmodule兩個語句之間，每個模塊實現(xiàn)特定

37、的功能，模塊可以進行層次嵌套；(2)每個模塊首先要進行端口定義，并說明輸入(input)和輸出(output)或者輸入輸出(inout)端口，然后對模塊的功能進行邏輯描述；(3)Verilog-AMS程序的行為模型描述包含在analog begin和end語句之間；(4)Verilog-AMS程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分多行寫；(5)一個完整的源程序都應當加上必要的注釋，以增強程序的可讀性和可維護性。Verilog-AMS程序有兩種注釋方式單行注釋和塊注釋。可以用*和對Verilog -AMS程序的任何部分作單行注釋。單行注釋可以在每行的任意處開始，以新的一行為結(jié)束

38、。塊注釋字符產(chǎn)開始，以*結(jié)束。在這些注釋中，字符、/*和*/沒有特殊含義。在Verilog-AMS中，用戶可以通過自定義標志符來對模塊名、端口名、參數(shù)名等進行說明，用戶定義的模塊名要與其他模塊、子模塊、模型名以及任何Spectre電路仿真器中的基本語句不同。一個模塊如果包含端口，那么必須進行端口說明。端口必須具有一定的類型和方向。Verilog-AMS語句可以描述很多的守恒系統(tǒng)和信號流程系統(tǒng)，例如電磁流體力學和熱力學系統(tǒng)等等。因此，在Verilog-AMS模型中，端口也具有多種類型。其中，電學特性一般有三種電壓型(voltage)、電流型(current)和同時具有兩種特性(electrica

39、l)。如果用戶沒有定義端口類型，那么這個端口就只能用在結(jié)構(gòu)描述中，即只能將這個端口用于各個模塊的連接，而不能用于行為描述。如果端口被定義為矢量，那么必須使端口方向的取值范圍和端口類型相一致。在Verilog-AMS程序中，所寫的模塊至多包含一個模擬行為描述模塊，而且必須將模擬行為描述模塊放在端El描述和邏輯描述之后，包含在analog beginend語句內(nèi)。4.3 Verilog-AMS程序的仿真目前較流行的Verilog-AMS程序仿真工具為CauaaIlce Spectre。要描述一個系統(tǒng)，必須同時規(guī)定系統(tǒng)的結(jié)構(gòu)和它的元器件的行為，因此，在Cadance Spectre電路仿真器中使用V

40、erilog-AMS語言，需要定義不同層次的結(jié)構(gòu)。在最高級，要在網(wǎng)表中定義整個系統(tǒng)的結(jié)構(gòu)，在較低級，要通過定義子模塊間的相互連接來定義模塊的內(nèi)部結(jié)構(gòu)。為了確定單個模塊的行為，需要定義它們的輸入輸出信號的數(shù)學關(guān)系。當用戶定義完一個系統(tǒng)的結(jié)構(gòu)和行為后，仿真器將會從生成的網(wǎng)表和模塊中得到一組描述性方程式，然后仿真器將解答這組方程式，最終獲得系統(tǒng)響應。具體仿真流程結(jié)構(gòu)圖見圖11。圖11 Verilog-AMS的仿真流程仿真器是基于基爾霍夫電壓和電流守恒定律建立一組描述性方程式，然后利用New tonRaphson方法解方程。在Verilog-AMS中，與守恒系統(tǒng)不同，信號流程系統(tǒng)僅與每個節(jié)點的值有關(guān)。

41、下面介紹混合守恒和信號流程系統(tǒng)。使用Verilog-AMS語言，能夠建立一個包含守恒節(jié)點和信號流程節(jié)點的系統(tǒng)模型。Verilog-AMS使用語法來調(diào)節(jié)這種混合形式。當確定了一個系統(tǒng)的結(jié)構(gòu)和行為后，系統(tǒng)將向仿真器提交描述說明。然后，仿真器應用基爾霍夫定律建立方程式，這些方程式定義了系統(tǒng)的值和流程。因為方程式具有差分和非線性，仿真器不能直接計算，因而，仿真器使用一種近似的方法以間斷的時間點迭代來解答方程式。仿真器還將控制時間間隔以保證近似的精確度。在每個時間點上，迭代連續(xù)，直到兩個收斂準則都被滿足。第一個準則要求在這個迭代點上的近似解接近于上一個迭代點的解。第二個準則要求完全滿足基爾霍夫定律。為了

42、表明這些迭代值達到要求的精確度，必須要確定容差。5 模擬仿真結(jié)果5.1 靜態(tài)參數(shù)模擬采用單向運行的電路模擬的外電路連接如圖12所示。圖12 8位D/A轉(zhuǎn)換器單向運行模擬電路圖圖12是8位D/A轉(zhuǎn)換器單向運行模擬電路圖，根據(jù)此連接圖用PSpice軟件模擬得到的完整模擬電流輸出結(jié)果和低位部分模擬輸出結(jié)果如圖13和圖14所示。圖13 8位D/A轉(zhuǎn)換器完整模擬檢出從模擬輸出曲線可以看出，在位的邏輯狀態(tài)發(fā)生變化的瞬間存在毛刺，從放大了的低位部分模擬輸出圖14中尤為明顯。毛刺是由于位狀態(tài)發(fā)生變化的瞬間存在虛假代碼而產(chǎn)生的。分析原因主要是由于D/A轉(zhuǎn)換器的開關(guān)關(guān)斷的時間比導通的時間慢而造成的，例如當輸入從狀

43、態(tài)011到100狀態(tài)時，由于高位的開關(guān)導通比低位開關(guān)的關(guān)斷速度快，使得瞬間可能出現(xiàn)111狀態(tài)，110狀態(tài)或101狀態(tài)。對電路內(nèi)部，主要是采用調(diào)整電流開關(guān)偏置的方法，使電流開關(guān)轉(zhuǎn)換沿對齊，減少上升、下降沿的不均勻性;對電路外部，在電流驅(qū)動的負載上并聯(lián)一個小電容也可以大大減小輸出毛刺。圖14 8位D/A轉(zhuǎn)換器低位部分模擬圖15和圖16就是在負載上并聯(lián)一個spf的電容的模擬輸出曲線，無論從完整的模擬輸出曲線和放大的部分模擬輸出曲線，都己經(jīng)看不到明顯的毛刺。圖15 負載并聯(lián)了電容的完事模擬輸出曲線圖16 負載并聯(lián)了電容的低位部分模擬輸出曲線從圖中可以看出輸出曲線的微分線性度很好，從放大的Pspice輸

44、出曲線分析，其微分線性度可以達到±l/2LSB，超過設計要求。5.2 建立時間模擬建立時間是D/A轉(zhuǎn)換器的一個非常重要的動態(tài)參數(shù)，它直接表征著該D/A轉(zhuǎn)換器的速度性能。它是D/A轉(zhuǎn)換器的輸入階躍發(fā)生變化到輸出達到規(guī)定的誤差帶之內(nèi)所需要的最大時間，本電路誤差帶是指±1/2LSB。圖17 建立時間測試圖建立時間由內(nèi)部邏輯電路系統(tǒng)的切換時間和寄生的接點電容產(chǎn)生的電路瞬變切換時間和寄生的接點電容產(chǎn)生的電路瞬變延遲時間所決定。建立時間主要受MSB建立時間的貢獻所控制，較低位數(shù)相關(guān)的建起時間一般可以忽略不計。建立時間的模擬測試電路圖如上圖17所示。根據(jù)圖17，利用PSP工CE模擬，得到

45、圖18建立時間模擬曲線，從該曲線得出8位D/A轉(zhuǎn)換器的建立時間可達到95ns。圖18 建立時間模擬曲線結(jié)束語本課題設計了一種高速8位數(shù)模轉(zhuǎn)換器IC芯片。首先對D/A轉(zhuǎn)換器的基本原理和基本結(jié)構(gòu)進行深入了解，從8位高速數(shù)模轉(zhuǎn)換器的設計要求一高速出發(fā)進行比較分析，最后確定該8位D/A轉(zhuǎn)換器的結(jié)構(gòu)框架。(1)雙極工藝適合做高速D/A轉(zhuǎn)換器，因為雙極工藝組件為流控組件，電路因此比壓控MOS工藝電路速度快，但其功耗性能不如MOS電路，功耗較大。(2)電流型結(jié)構(gòu)適合作為高速D/A轉(zhuǎn)換器的主體結(jié)構(gòu)。電流只受到電流開關(guān)速度的影響，并且電流源之間的匹配可以通過發(fā)射極面積調(diào)節(jié)，電壓型結(jié)構(gòu)具有需要開關(guān)層數(shù)較多的缺點，

46、因此比一層開關(guān)的電流型速度慢，電荷型的D/A轉(zhuǎn)換器隨精度的升高面積而急劇增大，因此電流型最適合高速D/A轉(zhuǎn)換器。(3)對于8位或更高分辨率的高速D/A轉(zhuǎn)換器采用分段的電流舵結(jié)構(gòu)設計非常適用。它避免了晶體管發(fā)射極面積比例太懸殊，大大減小了管芯面積，而且保證了權(quán)電流的精密匹配，同時也為轉(zhuǎn)換器的精度要求提供了保障。(4)對于高速D/A轉(zhuǎn)換器，開關(guān)宜采用全差分電流開關(guān)。這種開關(guān)比壓控開關(guān)速度快，其速度與被切換的電流幾乎無關(guān)，此開關(guān)中nPn差分對管的發(fā)射極電壓相同，位電流不對管子的寄生電容進行沖放電。(5)高速D/A轉(zhuǎn)換器偏置電路應采用可以消除基極電流誤差的電路。該電路中，圍繞運算放大器A的反饋環(huán)路添加

47、了晶體管Q，電流開關(guān)的基極電流誤差補償通過晶體管Q;的基極電流，把與失調(diào)電流相等的數(shù)量引進到偏置反饋環(huán)路中，從而實現(xiàn)了消除基極電流誤差。其次，對所設計電路用Pspice軟件進行了模擬仿真，仿真結(jié)果是微分線性度可以達到±1/2LSB，超過設計要求。建立時間可達95ns。由于資源有限，測試采用協(xié)作方式，靜態(tài)參數(shù)測試結(jié)果達到85%優(yōu)良;動態(tài)參數(shù)測試由于儀器儀表、連線等原因造成建立時間測試存在誤差，動態(tài)參數(shù)測試電路仍需改進。總之，通過該8位D/A轉(zhuǎn)換器的設計，鞏固加強了所學專業(yè)知識，提高了與同學朋友的協(xié)作能力，培養(yǎng)了發(fā)現(xiàn)問題、分析問題、解決問題的能力，使我受益匪淺。參考文獻1 謝支寬.一種新型A/D轉(zhuǎn)換方法一延遲逐次比較式A/D轉(zhuǎn)換。電子學報，Vol.15，NO.6，19872 F.Maloberti5.MazzoleniU.Gatti，G.Gazzoli.ACalibrationteehniqueforhigh一speedh一resolutio