一種數(shù)?；旌蟂oC設(shè)計協(xié)同仿真的驗證方法

1、    一種數(shù)?；旌蟂oC設(shè)計協(xié)同仿真的驗證方法    一種數(shù)?；旌蟂oC設(shè)計協(xié)同仿真的驗證方法    類別：通信網(wǎng)絡(luò)      關(guān)鍵詞：soc 數(shù)模混合 協(xié)同仿真 固網(wǎng)短信電話 fsk隨著微電子工藝制造技術(shù)和電子設(shè)計自動化技術(shù)的飛速發(fā)展，集成電路已經(jīng)進入系統(tǒng)芯片即soc（system 電路、模擬電路、微處理器等集成在單一的硅芯片上，構(gòu)成一個系統(tǒng)，實現(xiàn)復雜的功能。如何評估和驗證數(shù)?；旌蟬oc芯片，成為當今芯片設(shè)計者一

2、個新的挑戰(zhàn)。1 固網(wǎng)短信電話專用soc芯片介紹固網(wǎng)短信是中國電信開通的一項通過固定電話網(wǎng)收發(fā)短信息的業(yè)務(wù)，由中國電信、上海貝爾、步步高、中興通訊等公司聯(lián)合進行固網(wǎng)信服務(wù)平臺的建設(shè)。目前已在許多地區(qū)開通了這項業(yè)務(wù)。固網(wǎng)短信電話專用soc芯片是固網(wǎng)信息電話終端專用的微處理器芯片（以下簡稱為sms芯片）。其內(nèi)嵌了一個8位的微控制器（mcu，microcontroller unit），并且集成了電話主叫識別信息傳送模塊（cid，calling identity delivery）和雙音多頻編碼模塊（dtmf，dual tone multi frequency），使固網(wǎng)電話支持在固網(wǎng)短信服務(wù)平臺上接收和

3、發(fā)送短消息。    sms芯片的結(jié)構(gòu)框圖如圖1所示。sms芯片的主要功能是：cid模塊識別并解調(diào)電話線上的fsk調(diào)制信號；a/d接口模塊將解調(diào)后的模擬信號轉(zhuǎn)換為數(shù)字信號傳遞給mcu，mcu對該數(shù)字信號進行一定的處理后在lcd上顯示信息。mcu將鍵盤輸入的信息轉(zhuǎn)換為數(shù)字信號，經(jīng)a/d接口模塊傳遞給dtmf模塊，實現(xiàn)撥號功能。sms芯片的設(shè)計主要分為兩部分，數(shù)字部分和模擬部分并行實現(xiàn)。數(shù)字部分采用基于標準單元的asic設(shè)計流程，其中ram為ip模塊；模擬部分采用全定制設(shè)計流程，最后將兩部分整合到一塊芯片上，構(gòu)成soc芯片。芯片的功能和時序驗證是設(shè)計過程中的重

4、要環(huán)節(jié)。為了實現(xiàn)芯片產(chǎn)業(yè)化，縮短設(shè)計周期，必須對數(shù)字部分、模擬部分和數(shù)模信號接口部分進行嚴格的功能和時序驗證。2 sms芯片驗證方案sms芯片數(shù)?；旌显O(shè)計的特點使其無法簡單地使用一種仿真器進行驗證，但考慮到其數(shù)模接口信號是數(shù)字的（如圖1），我們可以選擇以下幾種驗證方案。（1）傳統(tǒng)的驗證方法數(shù)字部分采用級仿真，通過反復調(diào)試，盡可能發(fā)現(xiàn)問題；模擬部分采用晶體管級仿真，以驗證其正確性，如果模擬部分規(guī)模較大可以自底向上進行驗證。這種驗證方法無法對整個系統(tǒng)進行同步仿真，因此需要分別對數(shù)字部分和模擬部分的接口引腳時序進行嚴格的定義和驗證。（2）僅使用數(shù)字仿真器的驗證方法首先對芯片的模擬部分進行晶體管級仿真

5、，然后根據(jù)仿真結(jié)構(gòu)對模擬部分輸出的數(shù)字信號時序進行verilog行為級建模，再將該模型和數(shù)字部分一起用數(shù)字仿真器驗證。這種方法仿真速度比較快，但模擬部分每進行一次修改，設(shè)計者就得重新對其進行仿真和建模；而這樣的修改對于模擬部分又是比較頻繁的，因此這種驗證方法需要花費大量人力進行建模。    （3）僅使用模擬仿真器的驗證方法整個系統(tǒng)不論數(shù)字部分還是模擬部分都采用晶體管級仿真，這種驗證方法不需要設(shè)計者進行任何建模，相對比較簡單；但其用于仿真的時間比較長，特別是當芯片規(guī)模達到一定程度時，仿真需要花費的時間往往是設(shè)計者所不能接受的。（4）數(shù)字仿真器與模擬仿真器協(xié)

6、同仿真的驗證方法為了充分利用數(shù)字仿真器和模擬仿真器各自的優(yōu)點，解決混合信號同步仿真問題，許多eda供應(yīng)商提供一種協(xié)同仿真的方法，即通過一個“平臺”將一個模擬仿真器和一個數(shù)字仿真器連接起來。數(shù)字部分用數(shù)字仿真器仿真，模擬部分用模擬仿真器仿真，數(shù)字部分和模擬部分的接口信號通過“平臺”實現(xiàn)同步。這種驗證方法提高了仿真效率，實現(xiàn)了對整個系統(tǒng)的仿真。不過雖然“平臺”可以提供兩個仿真器間的同步功能，但卻忽視了混合信號建模的主要問題，使設(shè)計者必須人工地在兩個仿真器間并行混合信號模型的劃分。sms芯片中數(shù)字電路mcu不適合也不需要采用晶體管級仿真。同時，由于數(shù)字部分和模擬部分之間存在數(shù)據(jù)的傳送和接收，這就使數(shù)

7、模接口部分的功能和時序驗證顯得尤為重要。因此，我們將采用數(shù)?；旌蠀f(xié)同仿真技術(shù)對sms芯片進行驗證，數(shù)字部分采用門級仿真，模擬部分采用晶體管級仿真，通過“平臺”實現(xiàn)對整個系統(tǒng)的同步仿真，以驗證其數(shù)字部分和模擬部分接口的功能和時序。3 仿真環(huán)境在我們所采用的仿真環(huán)境中，數(shù)字仿真器使用synopsys公司的vcs，模擬仿真器使用該公司的nanosim，vcs-ace則是連接這二者的“平臺”。這三者之間的關(guān)系如圖2所示。（1）vcsvcs是編譯型verilog模擬器，完全支持ovi標準的verilog hdl語言、pli和sdf。vcs具有目前行業(yè)中最高的模擬性能，支持千萬門級的asic設(shè)計，而其模擬

8、精度也完全滿足深亞微米asic sign-off的要求。vcs是synopsys完整的驗證解決方案核心。（2）nanosimnanosim集成了業(yè)界最優(yōu)秀的電路仿真技術(shù)，是一種具有高速、高處理能力的新一代深亞微米晶體管級電路仿真器；支持verilog-a和vcs仿真器的接口，能夠進行高級電路的仿真，其中包括存儲器仿真和混合信號的仿真。4 驗證過程與結(jié)果在進行sms芯片整體系統(tǒng)仿真之前，首先要分別對芯片的數(shù)字部分和模擬部分單獨進行仿真，以確保這兩部分功能和時序的正確性。然后將這兩部分合并，驗證其接口的同步性。下面以驗證fsk調(diào)制信號的接收功能為例，構(gòu)建圖3所示的驗證平臺。（1）fsk調(diào)制器建模為

9、了模擬電話線（tip和ring，電話的接入線）上的fsk調(diào)制信號，可以在cid模擬的外圍添加一個fsk調(diào)制器。用verilog-a語言對其進行行為級建模，提供cid模塊的輸入信號。該fsk調(diào)制器要求產(chǎn)生相位連續(xù)的fsk信號，即在碼元轉(zhuǎn)換時刻的相位是連接的。其調(diào)制信號可以寫作：式中：a是載波的振幅，fc是未調(diào)載波的頻率，c表示載波的初始相位，fd為峰值偏頻，m(t)為歸一化基帶信號。又由于tip與ring上的信號相位相反，取電壓偏置為2.5v，初始相位為0，所以fsk調(diào)制器的行為級模型為：'ihclude “std.va”'include “const.va”module fsk

10、_modu(in,tip,ring)；inout in;inout tip,ring;electrical in,tip,ring;parameter real vbias=2.5;parameter real a=0.28;parameter real fc=1700;parameter real delta_fd=500;real time;analogbegintime=$realtime();v(tip)<+(vbias+acos(23.14fctime+23.14delta_fdidt (1-v(in)/2.5),0.0);v(ring)<+(vbias+acos(23.

11、14fctime+23.14delta_fdidt(1-v(in)/2.5),0.0)+3.14);endendmodulefsk調(diào)制器的仿真波形如圖4所示。其中in為待調(diào)制碼元信號，a為電話線tip線信號，b為電話線ring線信號。圖6 sms芯片數(shù)模協(xié)同仿真波形    （2）模擬部分verilog建模在testbench中需要例比數(shù)字部分和模擬部分，而testbench是用verilog語言編寫的，因此需要對用spice語言描述的模擬部分進行verilog建模。這種建模相對比較簡單，只需要用verilog語言給出模擬部分輸入、輸出引腳定義。（3）模擬

12、部分測試矢量待調(diào)制信號的測試矢量必須滿足cid模擬與mcu之間的硬件通信協(xié)議，即：每幀數(shù)據(jù)由10位組成，第一位必須為“0”，作為起始位；最后一位必須為“1”，作為結(jié)束位，即0xxxxxxxx1。軟件通信協(xié)議暫不考慮?？紤]到當“0”和“1”交替出現(xiàn)時是cid模擬fsk解調(diào)的最壞情況，因此取待調(diào)制信號的測試矢量為0101010101。（4）數(shù)字部分測試程序rom為verilog語言編寫的行為級程序寄存器模型，通過讀入編譯過的匯編指令文件完成程序的裝載，mcu則從rom取指令，完成相位的功能。mcu執(zhí)行程序如圖5所示。（5）驗證的理論結(jié)果根據(jù)硬件通信協(xié)議，當測試矢量為“0101010101”時，有效

13、的數(shù)據(jù)為“10101010”，即十六進制數(shù)據(jù)“0aah”，所以mcu累加器將接收到數(shù)據(jù)“0aah”。（6）驗證的實際結(jié)果驗證結(jié)果如圖6所示。圖6中，in為待調(diào)制信號；r_clk為fsk數(shù)據(jù)接收時鐘信號，由cid模塊產(chǎn)生，mcu在該時鐘信號的上升沿接收數(shù)據(jù)，暫存在fsk數(shù)據(jù)接收寄存器中；r_fdrn為數(shù)據(jù)準備好信號，由cid產(chǎn)生，根據(jù)匯編程序，mcu查詢到該信號有產(chǎn)，則將fsk數(shù)據(jù)接收寄存器中的數(shù)據(jù)寫入累加器acc_7:0中。從圖6中可以看出，最后累加器接收到由模擬部分傳遞的數(shù)據(jù)0aah，這與理論分析的結(jié)果相一致。因此可以得出結(jié)論：sms芯片fsk數(shù)據(jù)接收的功能和時序符合設(shè)計要求。    同樣采用數(shù)?；旌蠀f(xié)同仿真技術(shù)，我們對sms芯片的其它功能時序進行了驗證，得到的結(jié)論符合設(shè)計要求。2002年12月，我們將芯片在csmc采用0.6mcmos工藝進行流處制造，其物理版圖如圖7所示。5 結(jié)論隨著系統(tǒng)級芯片（soc）應(yīng)用的增加，對混合信號仿真的需求也將不斷擴大。數(shù)模混合仿真已經(jīng)成為當今soc設(shè)計中的重要一環(huán)，采用高效的仿真技