簡化FPGA的調(diào)試過程

1、 引言隨著設(shè)計尺寸和設(shè)計復(fù)雜性不斷增長, 使得基于現(xiàn)場可 編程門陳列(FPGA的系統(tǒng)設(shè)計驗(yàn)證和驗(yàn)證過程成為一 個關(guān)鍵部分。 接入內(nèi)部信號有限、 先進(jìn)的 FPGA封裝和 印刷電路板(PCB的電氣噪聲, 都會導(dǎo)致設(shè)計調(diào)試和驗(yàn) 證成為設(shè)計周期中最困難的流程。 您經(jīng)常會把設(shè)計周期的大部分時間用在設(shè)計調(diào)試和驗(yàn)證上。 為幫助您完成設(shè)計調(diào)試和驗(yàn)證過程,您需要新的工具,當(dāng)設(shè)計在 FPGA 上全速運(yùn)行時,幫助您調(diào)試設(shè)計。本應(yīng)用指南重點(diǎn)介紹相關(guān)問題和技巧, 在調(diào)試FPGA 系 統(tǒng)時提高您的工作效率。應(yīng)用指南簡化 Xilinx 和 Altera FPGA調(diào)試過程全速調(diào)試 FPGA 設(shè)計通過 FPGAView TM

2、解決方案,如混合信號示波器(MSO和邏輯分析儀,您可以在 Xilinx 和 Altera FPGA內(nèi)部迅速 移動探點(diǎn),而無需重新編譯設(shè)計方案。能夠把內(nèi)部 FPGA 信號活動與電路板級信號關(guān)聯(lián)起來,將直接決定您是如 期滿足時間表、還是錯失最佳產(chǎn)品開發(fā)周期。2 簡化Xilinx和Altera FPGA調(diào)試過程應(yīng)用指南圖 1. FPGA 設(shè)計流程圖。廠商特定 工具設(shè)計匯編器 FPGA設(shè)計階段 輸入綜合實(shí)現(xiàn) 裝配布線下載到 FPGA 器件調(diào)試和驗(yàn)證階段功能仿真靜態(tài)定時 分析定時仿真在線驗(yàn)證ILA,SignalTap動態(tài)FPGA探頭、 邏輯分析儀和 混合信號示波器反向注釋FPGA 設(shè)計過程概述在把 FP

3、GA 系統(tǒng)帶到市場的過程中,有兩個不同的階 段 :設(shè)計階段和調(diào)試檢驗(yàn)階段 (參閱圖1 。 設(shè)計階段的 主要任務(wù)是輸入、 仿真和實(shí)現(xiàn)。 調(diào)試和檢驗(yàn)階段的主要 任務(wù)是驗(yàn)證設(shè)計和校正發(fā)現(xiàn)的漏洞。 設(shè)計階段在這個階段不僅要找到設(shè)計, 而且還要使用仿真工具開 始進(jìn)行調(diào)試。 事實(shí)證明, 正確使用仿真工具是找到和校 正許多設(shè)計錯誤非常有效的方法。 然而, 在調(diào)試 FPGA 設(shè)計時, 不應(yīng)該只依賴仿真工具, 還有許多問題利用仿 真是捕捉不到的。在設(shè)計階段, 您需要預(yù)見到調(diào)試和檢驗(yàn)階段, 并規(guī)劃將 如何在線、快速調(diào)試 FPGA。 它應(yīng)引導(dǎo)您定義整體調(diào)試 方法, 幫助識別所需的測試和測量工具, 并確定選擇的 調(diào)試

4、方法對電路板設(shè)計帶來的影響。 調(diào)試和檢驗(yàn)階段在調(diào)試階段, 必需找到仿真捕捉不到的棘手問題。 能夠 及時快速地做到這一點(diǎn)是一個挑戰(zhàn)。在本應(yīng)用指南中, 我們將會考察如何選擇正確的FPGA 調(diào)試方法, 在設(shè)計階段如何有效地規(guī)劃調(diào)試, 以及如何 利用新的方法,只使用少數(shù) FPGA 針腳查看多個內(nèi)部 FPGA 信號。如果做法得當(dāng),最困難的 FPGA 調(diào)試問題 也會迎刃而解。簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南FPGA 調(diào)試方法在設(shè)計階段,最關(guān)健的是選擇使用哪種 FPGA 調(diào)試方 法。 在理想情況下, 您需要一種方法, 它可以移植到所 有 FPGA 設(shè)計中, 能夠洞察FPGA 操作和

5、系統(tǒng)操作, 能 夠找到和分析難題。有兩種基本在線FPGA調(diào)試方法 :使用嵌入式邏輯分析 儀和使用外部邏輯分析儀, 如混合信號示波器或邏輯分 析儀。選擇使用哪種方法取決于您的項(xiàng)目調(diào)試需要。嵌入式邏輯分析儀核心主要 FPGA 廠商都提供嵌入式邏輯分析儀內(nèi)核,如 Altera 的 SignalTap ® II和 Xilinx 的 ChipScope TM ILA。 這些知識產(chǎn)權(quán)模塊插入FPGA設(shè)計中, 同時提供觸發(fā)功 能和存儲功能。FPGA 邏輯資源用來實(shí)現(xiàn)觸發(fā)電路, FPGA 存儲模塊則用來實(shí)現(xiàn)存儲功能。JTAG 用來配置 核心操作,另外用來把捕捉到的數(shù)據(jù)傳輸?shù)?PC 上, 以 便進(jìn)行查

6、看。由于嵌入式邏輯分析儀使用內(nèi)部FPGA資源, 它們通常 會與能夠更好地吸收核心開銷的大型 FPGA 一起使用。 在一般情況下,核心占用的資源最好不要高于可用的 FPGA 資源的 5%。與其它調(diào)式方法一樣,您還應(yīng)該知道一些矛盾: 針腳數(shù)與內(nèi)部資源的矛盾嵌入式邏輯分析儀核心通過現(xiàn)有的 JTAG 針腳接入, 所 以它們不使用額外的針腳。 這意味著即使您的設(shè)計具有 針腳限制, 您仍可以使用這種方法。 問題是您需要使用 FPGA 邏輯資源和存儲模塊,而這些資源和模塊本來是 可以用來實(shí)現(xiàn)設(shè)計的。 此外, 由于使用片內(nèi)內(nèi)存捕獲數(shù) 據(jù),因此其存儲深度一般相對較淺。探測與運(yùn)行模式的矛盾嵌入式邏輯分析儀核心的探

7、測比較簡單。 它使用現(xiàn)有的 JTAG 針腳,因此不必?fù)?dān)心如何把外部邏輯分析儀連接 到系統(tǒng)上。問題是可以使用嵌入式邏輯分析儀觀察 FPGA 操作,但沒有一種方式,把這些信息與電路板級 或系統(tǒng)級信息關(guān)聯(lián)起來。把 FPGA 內(nèi)部的信號與 FPGA 外部的信號關(guān)聯(lián)起來, 通常對解決最棘手的調(diào)試挑戰(zhàn)至 關(guān)重要。成本與靈活性的矛盾大多數(shù)FPGA廠商會以低于全功能外部邏輯分析儀的價 格, 向市場提供嵌入式邏輯分析儀內(nèi)核。 盡管您希望獲 得全功能分析儀的功能, 但相比之下, 嵌入式邏輯分析 儀核心提供的功能要比全功能分析儀要少, 而您通常需 要這些功能,捕獲和分析棘手的調(diào)試挑戰(zhàn)。例如,嵌入 式邏輯分析儀只能在

8、狀態(tài)模式下進(jìn)行操作, 它們捕捉與 FPGA 設(shè)計中存在的指定時鐘同步的數(shù)據(jù),因此不能提 供精確的信號定時關(guān)系。 3簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南外部測試設(shè)備由于嵌入式邏輯分析儀方法的局限性, 許多設(shè)計人員采 用另外一種方法, 把FPGA的靈活性與外部混合信號示 波器 (如MSO4000系列 或邏輯分析儀 (如TLA系列 的功能結(jié)合起來。在這種方法中, 感興趣的內(nèi)部信號被路由到FPGA沒有 使用的針腳上,然后這些針腳被連接到外部測試設(shè)備 上。這種方法利用外部測試設(shè)備中非常深的采集存儲 器。 在調(diào)試的問題中癥狀與實(shí)際原因之間相隔很長的時 間時, 這種方法非常實(shí)用。 它還

9、能夠把內(nèi)部FPGA信號 與電路系統(tǒng)中的其它活動關(guān)聯(lián)起來。與嵌入式邏輯分析儀方法一樣, 也應(yīng)該考慮一些矛盾:針腳數(shù)量與內(nèi)部資源的矛盾外部測試設(shè)備方法使用的邏輯資源非常少(如果有的 話 ,不占用 FPGA 存儲器。這些資源被釋放出來,實(shí) 現(xiàn)所需的功能。 問題是現(xiàn)在您需要增加更多的針腳, 專 門用于調(diào)試。 而很明顯, 這些針腳本來是可以用于設(shè)計 的。探測與工作模式的矛盾與嵌入式邏輯分析儀方法要求的探測技術(shù)相比, 外部測 試設(shè)備把探頭連接到外部測試設(shè)備要復(fù)雜得多。 您需要 確定如何使用MSO或邏輯分析儀探頭接入FPGA信號, 而不能重復(fù)使用電路板上已有的JTAG連接器。 最簡便 的技術(shù)是在您的電路板上

10、增加一個調(diào)試連接器, 這樣就 可以輕松地把 FPGA 信號與系統(tǒng)內(nèi)的其它信號關(guān)聯(lián)起 來。成本與靈活性的矛盾盡管外部測試設(shè)備的購置成本要高于嵌入式邏輯分析 儀,但使用外部測試設(shè)備可以解決很多問題。MSO 或 邏輯分析儀不僅可以用于FPGA調(diào)試, 還可以用于解決 其它數(shù)字或混合信號設(shè)計所面臨的挑戰(zhàn)。 在采集模式和 觸發(fā)功能方面, 您還可以獲得更大的靈活性。 通過外部 MSO, 您可以以非常高的定時分辨率, 觸發(fā)和采集各種 模擬信號、數(shù)字信號及串行信號。通過外部邏輯分析 儀,您可以接入最多 16種不同的觸發(fā)狀態(tài),并可以在 定時分析模式下以非常高的定時分辨率捕獲非常長的緩 沖數(shù)據(jù)。選擇適當(dāng)?shù)?FPGA

11、 調(diào)試方法這兩種方法的使用效果要視具體情況而定。 挑戰(zhàn)在于確 定哪種方法更適合您的設(shè)計。 可以自問以下幾個問題 :預(yù)計問題是什么?如果您認(rèn)為預(yù)計問題僅限于FPGA內(nèi)部的功能問題, 那 么使用嵌入式邏輯分析儀可以提供要求的所有調(diào)試能 力。 然而, 如果您預(yù)計會出現(xiàn)更大的調(diào)試問題, 需要驗(yàn) 證定時余量, 把內(nèi)部FPGA活動與電路板上的其它活動 聯(lián)系起來, 或需要更強(qiáng)大的觸發(fā)功能, 那么更適合使用 外部測試設(shè)備來滿足您調(diào)試需求。4 簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南特點(diǎn) 嵌入式 外部混合 外部邏輯邏輯分析儀 信號示波器 分析儀采樣深度 調(diào)試定時問題 時間關(guān)聯(lián) 性能 觸發(fā)功能

12、使用輸出針腳 采集速度 表 1. 選擇滿足您需求的適當(dāng)?shù)?FPGA 調(diào)試方法。除狀態(tài)數(shù)據(jù)外,您是否還需要查看快速定時信息? 外部MSO或邏輯分析儀可以以遠(yuǎn)遠(yuǎn)低于1 ns的分辨率 查看FPGA信號的詳細(xì)定時關(guān)系。 這有助于檢驗(yàn)事件的 實(shí)際發(fā)生狀況是否符合設(shè)計方案, 并檢驗(yàn)設(shè)計的定時余 量。 嵌入式邏輯分析儀只能捕獲與FPGA中存在的指定 時鐘同步的數(shù)據(jù)。您需要捕獲多深的數(shù)據(jù)?您可以使用外部 MSO 或邏輯分析儀, 接入更大的采樣 深度。例如,在 SignalTap II中,最大采樣深度設(shè)置為 128 Kb, 這就是一種設(shè)備限制。 但是, 在外部MSO中, 可以捕獲最多10M的樣點(diǎn), 在邏輯分析儀

13、中, 可以捕獲 最多 256M 的樣點(diǎn)。 這可以幫助您查看更多的問題和可 能原因,從而縮短調(diào)試時間。設(shè)計中的針腳或資源是否受到限制?使用嵌入式邏輯分析儀不要求額外的輸出針腳, 但必須 占用內(nèi)部 FPGA 資源, 實(shí)現(xiàn)邏輯分析儀功能。 使用外部 測試設(shè)備要求使用額外的輸出針腳,但對占用內(nèi)部 FPGA資源的需求達(dá)到最小(或不需要占用內(nèi)部FPGA資 源。表 1概括了每種方法的相對優(yōu)勢。 56 簡化Xilinx和Altera FPGA調(diào)試過程應(yīng)用指南圖 2. 典 型的 FPGAView 實(shí)現(xiàn)方案。PC電路板測試復(fù)用器USB 轉(zhuǎn)換器泰克邏輯 分析儀探頭FPGAView TM軟件FPGAView TM 的

14、優(yōu)勢 FPGAView 概述外部測試設(shè)備方法有效使用FPGA中的 “P” (處理能力, 對設(shè)備進(jìn)行必要的重新配置, 以把感興趣的內(nèi)部信號路 由到一般數(shù)量較少的針腳上。這是一種非常實(shí)用的方 法,但有其局限性:- 每次在需要考察一套不同的內(nèi)部信號時,您都需要 改變設(shè)計(在RTL級或使用FPGA編輯器工具, 把所 需的信號組路引導(dǎo)到調(diào)試針腳上。 這不僅耗費(fèi)時間, 而且在要求重新匯編設(shè)計時會改變設(shè)計的定時,可 能會隱藏需要解決的問題。 - 一般來說,調(diào)試針腳的數(shù)量較少,內(nèi)部信號與調(diào)試 針腳 1:1的關(guān)系會限制查看和洞察設(shè)計的能力。為克服這些局限性, 業(yè)內(nèi)已經(jīng)研制出一種FPGA調(diào)試方 法, 不僅擁有外部

15、測試設(shè)備方法的所有優(yōu)勢, 還消除了 主要局限性。First Silicon Solution的 FPGAView 在與 泰克MSO4000系列混合信號示波器或TLA系列邏輯分 析儀結(jié)合使用時,為調(diào)試 Xilinx 和 Altera FPGA及周邊 硬件提供了一個完整的解決方案(參閱圖 2。通過這種 組合,您可以:- 同時查看內(nèi)部活動和外部活動- 迅速改變 FPGA 內(nèi)部探點(diǎn),而不需重新匯編設(shè)計 - 每個針腳監(jiān)測多個內(nèi)部 FPGA 信號此外, FPGAView可以在一臺設(shè)備中處理多個測試內(nèi)核 (用來監(jiān)測不同的時鐘域,在一條 JTAG 鏈上處理多臺 FPGA 設(shè)備。 7簡化Xilinx和Alter

16、a FPGA調(diào)試過程應(yīng)用指南圖 3a. 用來定義和插入測試內(nèi)核的 Altera 邏輯分析儀接口編輯器實(shí)例。指定調(diào)試針腳數(shù)量指定需要測試的組數(shù)指定分析模式 (定時或狀態(tài) 指定時鐘(如果使用狀態(tài)模式 通電模式使用 FPGAView使用 FPGAView 的過程由幾個簡便的步驟組成:第 1步. 配置并把適當(dāng)?shù)臏y試內(nèi)核插入 FPGA 設(shè)計 第 2步. 配置 FPGAView,使其與調(diào)試環(huán)境相匹配 第 3步. 建立 FPGA 針腳與 MSO 或 TLA 邏輯分析儀 通道的對應(yīng)關(guān)系 第 4. 進(jìn)行測量下面幾節(jié)詳細(xì)介紹了各個步驟。 第 1步. 插入內(nèi)核第一步是配置測試內(nèi)核, 把它插入設(shè)計中。 例如, 在使

17、用Altera設(shè)備時, 可以使用Altera的邏輯分析儀接口編 輯器, 創(chuàng)建最適合自己需求的測試核(參閱圖3a。 FS2芯片儀器化發(fā)生器(OCIGEN用來指定并把測試核插入 Xilinx 設(shè)備中(參閱圖 3b。對大多數(shù)測試核心,您可以指定下述參數(shù):Pin Count (針腳數(shù)量: 指希望把多少個針腳專用于外 部測試設(shè)備接口。Bank Count (組數(shù): 指希望映射到每個針腳的內(nèi)部信 號數(shù)量。Output/Capture Mode (輸出/捕獲模式: 選擇希望執(zhí) 行的采集類型,可以選擇 Combination/Timing(組合 邏輯 /定時模式或 Registered/State (寄存器/

18、狀態(tài)模 式。Clock (時鐘: 如果選擇了Registered/State (寄存器/狀態(tài)模式的捕獲模式,這個選項(xiàng)允許選擇測試內(nèi)核 的取樣時鐘。在為調(diào)試要求選擇適當(dāng)?shù)膮?shù)后, 需要選擇測試內(nèi)核對 輸出將使用哪些針腳。 您還需要選擇探測哪些信號, 并 把這些信號分成組。簡化Xilinx和Altera FPGA調(diào)試過程應(yīng)用指南圖4. 配置到JTAG編程電纜的連接。圖 3b.圖 5b. 配置到 MSO4000的連接。第 2步. 配置 FPGAView,使其與調(diào)試環(huán)境相匹配 從FPGAView窗口中, 建立到JTAG編程電纜的連接(參 閱圖4及到外部測試設(shè)備的連接。 圖5a和5b顯示了到 TLA 系

19、列邏輯分析儀、MSO4000系列示波器或 PC 工 作站的連接。 這些配置為您滿足調(diào)試挑戰(zhàn)提供了所需的 靈活性。圖 5a. 配置到 TLA 的連接。8 9簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南圖 6. FPGAView 迅速簡便地映射針腳。第 3步. 把 FPGA 針腳映射到混合信號示波器或邏輯分 析儀下一步是映射FPGA針腳和MSO4000系列混合信號示 波器或 TLA 系列邏輯分析儀之間的物理連接。然后 FPGAView 可以自動更新 MSO 或邏輯分析儀上顯示的 信號名稱, 與測試內(nèi)核目前監(jiān)測的FPGA設(shè)計中的信號 名稱相匹配。為此, 只需點(diǎn)擊Probes(探頭按鈕,

20、 啟動一個拖放窗口, 把測試內(nèi)核輸出信號名稱與邏輯分析儀上相應(yīng)的通道連 接起來(參閱圖6。 對某一條目標(biāo)連接, 這種指配過程只 需執(zhí)行一次。簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南圖 7. 選擇希望測量的信號組。第 4步. 進(jìn)行測量可以從 Bank(組下拉列菜單中, 選擇希望測量哪個組。 一旦選擇了組,FPGAView 會通過 JTAG 接口與 FPGA 通信, 并配置測試內(nèi)核, 以便選擇所需的組。 FPGAView 還使用這些名稱通過對MSO4000系列混合信號示波器 或TLA系列邏輯分析儀進(jìn)行自動分配, 可以簡便地理解 測量結(jié)果。 如果想測量一套不同的內(nèi)部信號, 您只需選

21、 擇不同的一組信號(參閱圖 7。全功能 MSO4000系列 (參閱圖8a或TLA系列(參閱圖8b自動把這些FPGA信 號與系統(tǒng)中的其它信號關(guān)聯(lián)起來。10 簡化Xilinx和Altera FPGA調(diào)試過程 應(yīng)用指南 圖 8a. MSO4000 系列混合信號示波器和 FPGAView 簡化 圖 8b. TLA 系列邏輯分析儀自動化和簡化了許多測量。 FPGA 系統(tǒng)調(diào)試。 小結(jié) 通過在設(shè)計階段認(rèn)真考慮調(diào)試需求， 可以選擇適當(dāng)?shù)恼{(diào) 試方法，簡化調(diào)試過程， 幫助節(jié)約時間。 嵌入式邏輯分 析儀和外部測試設(shè)備方法各有優(yōu)缺點(diǎn)， 而FPGAView之 類的新方法則使得外部測試設(shè)備方法更有吸引力。 能夠 即時移動

22、探點(diǎn)，而不需重新編譯設(shè)計，并能夠把內(nèi)部 FPGA 信號活動與電路板級信號關(guān)聯(lián)起來，將直接決定 您是如期滿足時間表、還是錯失最佳產(chǎn)品開發(fā)周期。 11 泰克科技(中國有限公司 上海市浦東新區(qū)川橋路1227號 郵編：201206 電話：(86 21 5031 2000 傳真：(86 21 5899 3156 泰克北京辦事處 北京市海淀區(qū)花園路4號 通恒大廈1樓101室 郵編：100088 電話：(86 10 6235 1210/1230 傳真：(86 10 6235 1236 泰克上海辦事處 上海市靜安區(qū)延安中路841號 東方海外大廈18樓1802-06室 郵編：200040 電話：(86 21 6289 6908 傳真：(86 21 6289 7267 泰克