組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)七 組合邏輯電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 掌握用小規(guī)模集成電路設(shè)計(jì)組合邏輯電路的方法。2、 熟悉用中規(guī)模集成電路設(shè)計(jì)組合邏輯電路的方法。二、實(shí)驗(yàn)原理組合邏輯電路在邏輯功能上的特點(diǎn)是 : 這種電路在任何時(shí)刻的輸出僅僅取決于 該時(shí)刻的輸入信號(hào)，而與這一時(shí)刻輸入信號(hào)作用前電路原來的狀態(tài)沒有任何關(guān)系。 其電路結(jié)構(gòu)基本上由邏輯門電路組成，只有從輸入到輸出的通路，沒有從輸出反饋 到輸入的回路，這類電路沒有記憶功能。組合邏輯電路的設(shè)計(jì)就是將實(shí)際的，有因果關(guān)系的問題用一個(gè)較合理、經(jīng)濟(jì)、 可靠的邏輯電路來實(shí)現(xiàn)。組合邏輯電路設(shè)計(jì)的一般過程是(1) 分析事件的因果關(guān)系，并用二值邏輯的 0與

2、1列出真值表。(2) 把真值表轉(zhuǎn)換為對(duì)應(yīng)的邏輯函數(shù)。(3) 根據(jù)電路的具體要求和器件的資源情況等因素選定器件的類型。(4) 將邏輯函數(shù)化簡(jiǎn)或變換成與所選用的器件類型相一致。(5) 根據(jù)化簡(jiǎn)或變換后的邏輯函數(shù)，畫出邏輯電路圖。(6) 根據(jù)邏輯電路圖，用選定的器件實(shí)現(xiàn)具體的電路裝置，并進(jìn)行調(diào)試完成。邏輯化簡(jiǎn)是組合邏輯電路設(shè)計(jì)的關(guān)鍵步驟之一。但最簡(jiǎn)設(shè)計(jì)不一定是最佳的， 一般情況在保證速度，穩(wěn)定可靠與邏輯關(guān)系清晰的前提下，應(yīng)盡量使用最少的器 件，以降低成本，減少體積。1用門電路 函數(shù)式 邏輯 用門電函數(shù)邏輯化簡(jiǎn) 電路圖 路 式化電路簡(jiǎn)圖邏輯 邏輯 邏輯 選定器邏邏輯 邏輯 選定真值表 函數(shù)式 問題 件

3、類型 輯 真值函數(shù)器件邏輯 函數(shù)式 函數(shù)邏輯問表 式 類型 電路圖 變換 式變電路用 MSI 組合 題 換 圖 電路或 PLD圖1 組合邏輯電路的設(shè)計(jì)過程組合邏輯電路設(shè)計(jì)過程通常是在理想情況下進(jìn)行的，即假定一切器件均沒延遲 效應(yīng)。但實(shí)際上并非如此，信號(hào)通過任何器件都需要一個(gè)響應(yīng)時(shí)間。而且由于制造 工藝上的原因，各器件的延遲時(shí)間離散性很大，因此按照理想情況設(shè)計(jì)的組合邏輯 電路，在實(shí)際工作中輸入信號(hào)變化時(shí)有可能產(chǎn)生不正?，F(xiàn)象，這就是通常所說的冒 險(xiǎn)現(xiàn)象。組合邏輯電路的冒險(xiǎn)現(xiàn)象是一個(gè)重要的實(shí)際問題。當(dāng)設(shè)計(jì)出一個(gè)組合邏輯 電路后，首先應(yīng)進(jìn)行靜態(tài)測(cè)試，即按真值表依次改變輸入變量，測(cè)得相應(yīng)的輸出邏 輯值，

4、驗(yàn)證邏輯功能后，再進(jìn)行動(dòng)態(tài)測(cè)試，觀察是否存在冒險(xiǎn)。如果電路存在冒險(xiǎn) 現(xiàn)象，但不影響電路的正常工作，就不需要采取消除冒險(xiǎn)的措施，如果影響電路的 正常工作，就必須采取措施加以消除。1( 用 SSI( 小規(guī)模集成電路 )設(shè)計(jì)組合邏輯電路 若設(shè)計(jì)一個(gè)一位二進(jìn)制半加 器，見圖 2，具體過程可如下 :(1) 半加器應(yīng)有三個(gè)輸入端兩個(gè)輸出端A、 B: 分別為被加數(shù)、加數(shù)。S:相加的和。C: 是向高位的進(jìn)位。 O根據(jù)二進(jìn)制加法規(guī)則列出真值表，見表 1:2表 1 半加器真值表A 輸入 輸出 S ? A B S C OB CoCO 1 1 0CO O O 1 0 1 0圖2半加器邏輯符號(hào)1 1 01(2) 根據(jù)真

5、值表寫出邏輯函數(shù)S= AB, ABC,AB O(3) 設(shè)對(duì)半加器所用的器件類型有限制，只能用單一類型的與非門，如74LS0C。(4) 把S、CO的函數(shù)式轉(zhuǎn)換與所選用的器件一致，即與非一與非的關(guān)系。AB, ABS= ABAABBABC=AB= O(5) 根據(jù)與非一與非形式的邏輯函數(shù)，畫出邏輯電路圖，見圖 3。因要用到5 個(gè)與非門，所以要選用2片74LS00芯片，并根據(jù)74LS00的引線排列，在邏輯圖上 標(biāo)引線號(hào)，如G表示第一個(gè)芯片的第一個(gè)門，輸入引線號(hào)為 1和2,輸入引線11號(hào)為3。標(biāo)引線號(hào)為了便于接線。3S(a)邏輯電路圖(b)Multisim 仿真電路圖圖3半加器邏輯電路圖 測(cè)試邏輯電路功能

6、，控制開關(guān) K1、K2,使輸入端A B在高低電平之間轉(zhuǎn) 換，用兩個(gè)顯示燈顯示輸出S、C端的電平，高電平輸出時(shí)指示燈亮，低電平時(shí)不 亮，填入表02, 并與真值表比較。至此一位二進(jìn)制半加器原理性設(shè)計(jì)已經(jīng)完成。表2輸入輸出A B S C 0狀態(tài) 電平(V)狀態(tài) 電平(V)電平(V)電平(V)0 V0 V V V IL ILOLOL0 V 1 V V V ILIHOHOL1 V 0 V V V IHILOHOL圖2-3半加器邏輯電路圖1 V 1 V V V IHIHOLOH42、用MSI設(shè)計(jì)組合邏輯電路(1)用集成二進(jìn)制加法器不但可以實(shí)現(xiàn)二個(gè)二進(jìn)制數(shù)的全加，而且還可以實(shí)現(xiàn) 二進(jìn)制數(shù)的全減、相乘、842

7、1BCD碼相加以及代碼轉(zhuǎn)換等。現(xiàn)用四位集成二進(jìn)制加法器設(shè)計(jì)一個(gè)四位二進(jìn)制碼轉(zhuǎn)換成8421BCD碼的電路設(shè)計(jì)思路如下。列出4位二進(jìn)制碼與8421BCD碼的對(duì)照真值表，如表3所示，從表中發(fā)現(xiàn)，當(dāng) 輸入代碼小于 1010時(shí)，輸出代碼的低 （個(gè)）位與輸入代碼完全相同 ;當(dāng)輸入代碼大于 等于1010時(shí)，Y和D完全相同，但DDD總比YYYY小3,所以，只要DDD,101時(shí)加 011，003214321321即可獲得高位代碼輸出 YYYY所以可用一個(gè)四位二進(jìn)制全加器 集成電路來實(shí)現(xiàn)，如 4321圖4所示。圖中虛線框內(nèi)是一個(gè) DDD,101判別電路，當(dāng)DDD,101其輸出F=1， 否則 321321F=0,這

8、樣便實(shí)現(xiàn)了當(dāng)DDD,101時(shí)，DDD實(shí)現(xiàn)加011得到丫丫丫丫當(dāng)DDDV101321321432132時(shí)，YYY= DDD 而 丫總是和 D相同。32132100DDD,101判別電路是一個(gè)組合邏輯電路，其卡諾圖如圖 5所示，由此得321F,DD， DD,DDDD 32313231表3 4位二進(jìn)制碼與8421BCD碼的對(duì)照真值表輸入輸出（BCD碼）等效二進(jìn)制數(shù) 十位 個(gè)位 十進(jìn)制數(shù)D D D D Y Y Y Y Y 3210432100 0 0 0 0 0 0 0 0 01 0 0 0 1 0 0 0 0 12 0 0 1 0 0 0 0 1 03 0 0 1 1 0 0 0 1 14 0 1

9、0 0 0 0 1 0 05 0 1 0 1 0 0 1 0 16 0 1 1 0 0 0 1 1 057 0 1 1 1 0 0 1 1 18 1 0 0 0 0 1 0 0 09 1 0 0 1 0 1 0 0 110 1 0 1 0 1 0 0 0 011 1 0 1 1 1 0 0 0 112 1 1 0 0 1 0 0 1 013 1 1 0 1 1 0 0 1 114 1 1 1 0 1 0 1 0 015 1 1 1 1 1 0 1 0 1D0Y 0 F (10) D DD 211CPG/ 0 (8) D 00 01 11 10 D 32(3) P (9) D 3 Y (1)10

10、 3 (6) 0 0 Y 0 0 0 2 (11) (2) 0 Y (7) (15) 33 (4) Y Q 4F (16) 3 (14)CO 1 0 1 1 1 (13) CI圖5圖4(2)數(shù)據(jù)選擇器是中規(guī)模集成電路中較有用的組合邏輯器件之一。同學(xué)們可以自己嘗試用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路。三、預(yù)習(xí)要求1、復(fù)習(xí)組合邏輯電路的設(shè)計(jì)方法；2、仿照實(shí)驗(yàn)原理中給出的半加器設(shè)計(jì)方法，設(shè)計(jì)一個(gè)一位全加器，設(shè)計(jì)內(nèi)容包括簡(jiǎn)要設(shè)計(jì)步驟、邏輯電路、實(shí)驗(yàn)電路，并擬定實(shí)驗(yàn)步驟；3、 用四位二進(jìn)制全加器74LS83及74LS00設(shè)計(jì)一個(gè)4位純二進(jìn)制碼轉(zhuǎn)換成8421BCD碼的電路。畫出實(shí)驗(yàn)電路圖，并進(jìn)行 Multisim

11、 仿真分析 ;4、設(shè)計(jì)四變量奇偶判別電路，畫出其邏輯電路圖，并進(jìn)行 Multisim 仿真分 析;四、實(shí)驗(yàn)內(nèi)容請(qǐng)完成實(shí)驗(yàn)內(nèi)容1以及實(shí)驗(yàn)內(nèi)容2和3中的一個(gè)。1、用異或門74LS86和與 非門74LS00設(shè)計(jì)一個(gè)一位二進(jìn)制全加器并進(jìn)行邏輯功能測(cè)試。把A B C端按下表分別接高或低電平，用指示燈測(cè)出相應(yīng)的S、C,記錄IO在表 4 內(nèi)，并與真值表比較。表4輸入 輸出A B C S C 10狀態(tài)電平(V)狀態(tài)電平(V)狀態(tài)電平(V)狀態(tài)電平(V)狀態(tài) 電平(V) 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 12、用74LS83和74LS00設(shè)計(jì)一個(gè)4位純二

12、進(jìn)制碼轉(zhuǎn)換成8421BCD碼的電路。7(1) 按預(yù)習(xí)時(shí)所設(shè)計(jì)的實(shí)驗(yàn)電路圖建立仿真電路，進(jìn)行仿真分析。(2) 把 D、 D、 D、 D 端按表 5 所列分別接高或低電平，用指示燈指示相應(yīng)的輸出 3210端丫、Y、Y、Y、丫電壓，燈亮表示高電平，不亮表示低電平，并記錄在表5中， 43210再與真值表比較。在用指示燈進(jìn)行指示電壓的時(shí)候要注意指示燈的閾值電壓大小，默認(rèn)值是2.5V ，可以將其改成 1.5V。3、用八選一數(shù)據(jù)選擇器74LS151和與非門74LS00設(shè)計(jì)一個(gè)四變量（如D C、 B、 A）奇偶判別電路。要求當(dāng) 4 個(gè)輸入中有奇數(shù)個(gè)高電平 1 時(shí)電路輸出高電平 1 ，否 則輸出低電平 0。（1）按預(yù)習(xí)時(shí)所設(shè)計(jì)的實(shí)驗(yàn)電路圖建立仿真電路，進(jìn)行仿真分析。（2）把4個(gè)輸入端D C、B、A按表6所列分別接高或低電平，用指示燈指示相應(yīng)的輸出端丫電壓，燈亮表示高電平，不亮表示低電平，并記錄在表6中，再與真值表比較。表5 表6輸入 輸出 輸出（8421BCD碼）輸入（四位二進(jìn)制碼）DC BAY十位 個(gè)位0 0 0 0 DDDDYYYYY 3 2 1 0 4 3 2 1 00 0 0 1 0 0 0 00 0 1 0