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1、獨(dú)立上機(jī)作業(yè) 切忌互相引用EDA實(shí)驗(yàn)?zāi)０迨纠齋A08225xxx 張三 右邊是八位全加器的的仿真波形圖，在圖中我們需要注意的是：1. 端口描述（包括端口名，類型，意義）a, b : IN STD_LOGIC_VECTOR(7 downto 0);-操作數(shù)clk : IN STD_LOGIC;-時(shí)鐘ci : IN STD_LOGIC; -最低位進(jìn)位sign : IN STD_LOGIC;-有符號(hào)數(shù)無(wú)符號(hào)數(shù)標(biāo)志位，0為無(wú)符號(hào)數(shù)，1為有符號(hào)數(shù)sign1 : IN STD_LOGIC;-加減法標(biāo)志，0為加法，1為減法 y_out : OUT STD_LOGIC_VECTOR(7 downto 0);-

2、運(yùn)算結(jié)果co_out: OUT STD_LOGIC;-最高位進(jìn)位c : OUT STD_LOGIC ;-進(jìn)位標(biāo)志z : OUT STD_LOGIC ;-零標(biāo)志v : OUT STD_LOGIC ;-溢出標(biāo)志s : OUT STD_LOGIC);-符號(hào)位標(biāo)志2. 仿真結(jié)果說(shuō)明(包括端口當(dāng)前值，結(jié)果運(yùn)行解釋)a) 輸入信號(hào)a和b為加法器的兩個(gè)輸入，CLK為時(shí)鐘信號(hào)。b) A的值從1開(kāi)始，每100ns加1. B的值從2開(kāi)始，每100ns加1.c) 輸出的敏感信號(hào)為時(shí)鐘，在時(shí)鐘的上升沿將a和b的結(jié)果輸出到y(tǒng)-outd)i. 在50ns時(shí)，輸入為01和02,加法結(jié)果為 03ii. 在150ns時(shí)，輸入為02和03,加法結(jié)果為 05iii. 在250ns時(shí)，輸入為03和04，加法結(jié)果為07iv. 在350ns時(shí)，輸入為04和05，加法結(jié)果為07v. 在450ns時(shí)，輸入為05和06，加法結(jié)果為0B 模塊圖名稱八位全加器上機(jī)時(shí)間2008.12.5上機(jī)工作路徑E:EDA技術(shù)My designsadder8波形文件名srcWaveform2.awf上機(jī)電腦號(hào)自備電腦仿真環(huán)境Active_VHDL 3

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