邏輯設(shè)計(jì)VHDL

1、邏輯設(shè)計(jì)邏輯設(shè)計(jì) VHDL通訊一甲通訊一甲B09322002黃琬茜黃琬茜設(shè)計(jì)七段顯示器設(shè)計(jì)七段顯示器解碼電路解碼電路七段顯示器共有七段顯示器共有a.b.c.d.e.f.g等等七段用來(lái)顯示數(shù)字七段用來(lái)顯示數(shù)字09!abcdefg 設(shè)計(jì)七段顯示器設(shè)計(jì)七段顯示器 解碼電路解碼電路WXYzabCdefGBinTo7SEG輸輸出出一個(gè)四位元的二進(jìn)制一個(gè)四位元的二進(jìn)制 製作一個(gè)七段顯示電路製作一個(gè)七段顯示電路!真值表真值表數(shù)字字型輸入部分W X y z 輸 出 部 分a b c d e f g 0 1 2 3 4 5 6 7 8 9 A B C D E F 0 1 2 3 4 5 6 7 8 9 A B

2、C D E F0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0 1 0 1 1 1 1 0 01 1 0 1 1 1 1 01 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 0 0

3、 0 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 開(kāi)啟開(kāi)啟Lattice開(kāi)啟新檔開(kāi)啟新檔!建立檔名建立檔名!選擇格式選擇格式!儲(chǔ)存儲(chǔ)存!選擇合成器選擇合成器選擇選擇SymplifySymplify合成器合成器!編輯編輯Device點(diǎn)選點(diǎn)選!完成完成!編輯編輯Device編輯編輯Device編輯編輯NEW SOURCE編輯編輯NEW SOURCE出現(xiàn)出現(xiàn)New Source!New Source!選擇選擇VHDL Module!VHDL Module!OK!OK!編輯編輯NEW SOURCE出現(xiàn)出現(xiàn)NEW Source!NEW Source!選擇選

4、擇VHDL Module!VHDL Module!OK!OK!輸入輸入NEW SOURCE輸入檔名輸入檔名!輸入實(shí)體名稱輸入實(shí)體名稱!輸入結(jié)構(gòu)名稱輸入結(jié)構(gòu)名稱!輸入輸入檔名檔名和和實(shí)體名稱實(shí)體名稱 要相同要相同!OKOK啦啦!編輯編輯VHDL程式程式-宣告使用的零件庫(kù)名稱ieee-宣告使用到零件包名稱ieee.std_logic_1164.all-電路實(shí)體名稱為BinTo7SEG-接腳有(接腳I是輸入型接腳O是輸出型接腳-結(jié)束電路實(shí)體敘述-電路實(shí)體Decoder結(jié)構(gòu)叫做behave,內(nèi)容是-採(cǎi)取ifthen指令時(shí),必須使傭process方式,(I,是輸入訊號(hào)結(jié)束如果的敘述結(jié)束如果的敘述結(jié)束電路之結(jié)構(gòu)敘述編輯編輯VHDL程式程式寫(xiě)完”儲(chǔ)存”!COMPILE程式程式點(diǎn)選!開(kāi)始Compile程式了!COMPILE程式程式成功成功!開(kāi)始設(shè)定接腳開(kāi)始設(shè)定接腳點(diǎn)選兩下!設(shè)定接腳設(shè)定接腳點(diǎn)選!把把藍(lán)色藍(lán)色輸入腳輸入腳拉到左邊拉到左邊IOIO接腳接腳!把把黃色黃色輸出