基于VHDL的UART設計論文

1、畢業(yè)論文基于VHDL的 UART設計The UART Design Based on VHDL54 / 54摘要UART是設備和設備間進行通信的關(guān)鍵，當一個設備需要和另一個連接的設備進行通信時，通常采用數(shù)字信號，這種源自并行的信號必須轉(zhuǎn)換成串行信號才能通過有線或無線傳輸?shù)搅硪慌_設備。在接收端，串行信號又轉(zhuǎn)換成并行信號進行處理，UART處理這種數(shù)據(jù)總線和串行口之間的串-并和并-串轉(zhuǎn)換。本文所要實現(xiàn)的就是就是這種串-并和并-串的轉(zhuǎn)換，使之能夠進行數(shù)據(jù)的傳輸。本文介紹了用FPGA技術(shù)實現(xiàn)UART電路的一種方法，用VHDL進行編程，在Modelsim下進行編譯與仿真等。關(guān) 鍵 字FPGA，VHDL，U

2、ART，接收，發(fā)送AbstractUART is the key of communications between devices.When a device needs to communicate with a connected device,usually digital signals applied,which must be transformed into serialised signal to another device through wires or wireless space.When being received to process, the seriali

3、sed signals must be transformed to parellised signals.UART processes this serial_data to parallel_data /parallel _data to serial_data transform between data bus and slave port. This paper is to implement this serial to parallel and parallel to serial transform and make the transferring between data

4、properly.This paper introduces a method implemented by FPGA technique programmed by VHDL,simulated and compiled by Modelsim.KeywordsFPGA,VHDL ,UART,receive ,send 目 錄1 緒論611 EDA 技術(shù)發(fā)展概況61.1.1 CAD 階段（20 世紀 60 年代中期20 世紀 80 年代初期）61.1.2 CAE 階段（20 世紀 80 年代初期20 世紀 90 年代初期）61.1.3 EDA 階段（20 世紀 90 年代以來）61.2 FP

5、GA的發(fā)展與優(yōu)點71.3 電路設計方法發(fā)展81.3.1 自底向下的設計方法9.協(xié)同設計；10（1）總體結(jié)構(gòu)的設計10（2）子模塊的激活實現(xiàn)（Acitive Module Design）10（3）模塊的最后合并（Final Assembly）103模塊化分的原則10（3）將不同優(yōu)化目標的邏輯分開11（4）將松約束的邏輯單元歸到同一模塊11（6）合適的模塊規(guī)模114.全局邏輯的設計111.4 ISE軟件介紹121.6 本文主要工作132.1 常用的計算機接口132.2 RS-232川口通信簡介162.2.2RS-232協(xié)議171DSR信號線172DTR 信號線173RTS 信號線174CTS 信號

6、線175DCD 信號線176RI信號線172.2.3RS-232通信時序和UART192.2.4. 串行通信實現(xiàn)方案203.1 UART實現(xiàn)原理213.2 UART工作流程224.3 波特率發(fā)生器模塊的實現(xiàn)24RISE_PULSE_COUNT : BD_COUNT := BD9600_HPC );26FULL_PULSE_COUNT => 10,27RISE_PULSE_COUNT => 5274.4 移位寄存器模塊的實現(xiàn)274.5奇偶校驗器模塊實現(xiàn)28PARITY_RULE : PARITY := NONE );284.6 總線選擇模塊的實現(xiàn)294.7 計數(shù)器模塊的實現(xiàn)304.8

7、 UART核模塊的實現(xiàn)31（2）奇偶校驗器31(5) 波特率發(fā)生器344.8.3 UART核模塊的實現(xiàn)37PARITY_RULE : PARITY := NONE );38（2）部信號定義39（3）串行加載序列的生成方法394.9 UART頂層模塊的實現(xiàn)44DATA_BIT : INTEGER := DATA_BIT;45PARITY_RULE : PARITY := PARITY_RULE;45TOTAL_BIT : INTEGER := TOTAL_BIT455.2.1 信號監(jiān)測器模塊的仿真495.2.2 波特率時鐘模塊的仿真495.2.3 移位寄存器模塊的仿真495.2.4 奇偶校驗器模

8、塊的仿真495.2.5 總線選擇器模塊的仿真505.2.6 計數(shù)器模塊的仿真505.2.7 頂層模塊的仿真505.3 FPGA驗證511 緒論21 世紀人類將全面進入信息化社會，對微電子信息技術(shù)和微電子 VLSI 基礎技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是21世紀若干年代中最為重要的和最有活力的高科技領域之一。而集成電路（IC）技術(shù)在微電子領域中占有重要的地位。且伴隨著IC技術(shù)的發(fā)展，電子設計自動化（Electronic Design Automation，EDA）已經(jīng)逐漸成為重要的設計手段，其廣泛應用于模擬與數(shù)字電路系統(tǒng)等許多領域。11 EDA 技術(shù)發(fā)展概況電子設計自動化（EDA

9、，Electronic Design Automation）是指利用計算機完成電子系統(tǒng)的設計。EDA 技術(shù)是以計算機和微電子技術(shù)為先導，匯集了計算機圖形學、拓撲、邏輯學、微電子工藝與結(jié)構(gòu)學和計算數(shù)學等多種計算機應用學科最新成果的先進技術(shù)。EDA 技術(shù)以計算機為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設計仿真等工作。設計人員只需要完成對系統(tǒng)功能的描述，就可以由計算機軟件進行處理，得到設計結(jié)果，而且修改設計如同修改軟件一樣方便，可以極提高設計效率。根據(jù)電子設計技術(shù)的發(fā)展特征，EDA技術(shù)發(fā)展大致分為三個階段：1.1.1 CAD 階段（20 世紀 60 年代中期20 世紀 80 年代初期）第一階

10、段的特點是一些單獨的工具軟件，主要有PCB（Printed Circuit Board）布線設計、電路模擬、邏輯模擬與版圖的繪制等，通過計算機的使用，從而將設計人員從大量煩瑣重復的計算和繪圖工作中解脫出來。例如，目前常用的Protel早期版本Tango，以與用于電路模擬的 SPICE 軟件和后來產(chǎn)品化的 IC 版圖編輯與設計規(guī)則檢查系統(tǒng)等軟件，都是這個階段的產(chǎn)品。這個時期的EDA一般稱為CAD（Computer Aided Design）。1.1.2 CAE 階段（20 世紀 80 年代初期20 世紀 90 年代初期）這個階段在集成電路與電子設計方法學以與設計工具集成化方面取得了許多成果，各種

11、設計工具，如原理圖輸入、編譯與連接、邏輯模擬、測試碼生成、版圖自動布局以與各種單元庫已齊全。由于采用了統(tǒng)一數(shù)據(jù)管理技術(shù)，因而能夠?qū)⒏鱾€工具集成為一個CAE（Computer Aided Engineering）系統(tǒng)。按照設計方法學制定的設計流程，可以實現(xiàn)從設計輸入到版圖輸出的全程設計自動化。這個階段主要采用基于單元庫的半定制設計方法，采用門陣列和標準單元設計的各種ASIC得到了極大的發(fā)展，將集成電路工業(yè)推入了ASIC時代。多數(shù)系統(tǒng)中集成了PCB自動布局布線軟件以與熱特性、噪聲、可靠性等分析軟件，進而可以實現(xiàn)電子系統(tǒng)設計自動化。1.1.3 EDA 階段（20 世紀 90 年代以來）20 世紀 9

12、0 年代以來，微電子技術(shù)以驚人的速度發(fā)展，其工藝水平達到了深亞微米級，在一個芯片上可集成數(shù)百萬乃至上千萬只晶體管，工作速度可達到 GHz，這為制造出規(guī)模更大，速度更快和信息容量很大的芯片系統(tǒng)提供了條件，但同時也對EDA系統(tǒng)提出了更高的要求，并促進了EDA技術(shù)的發(fā)展。此階段主要出現(xiàn)了以高級語言描述、系統(tǒng)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)，不僅極提高了系統(tǒng)的設計效率，而且使設計人員擺脫了大量的輔助性與基礎性工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，下面簡單介紹這個階段EDA技術(shù)的主要特征:(1) 高層綜合（HLS，High Level Synthesis）的理論與方法取得較大進展，將 ED

13、A設計層次由RT級提高到了系統(tǒng)級（又稱行為級），并劃分為邏輯綜合和測試綜合。邏輯綜合就是對不同層次和不同形式的設計描述進行轉(zhuǎn)換，通過綜合算法，以具體的工藝背景實現(xiàn)高層目標所規(guī)定的優(yōu)化設計，通過設計綜合工具，可將電子系統(tǒng)的高層行為描述轉(zhuǎn)換到低層硬件描述和確定的物理實現(xiàn)，使設計人員無須直接面對低層電路，不必了解具體的邏輯器件，從而把精力集中到系統(tǒng)行為建摸和算法設計上。測試綜合是以設計結(jié)果的性能為目標的綜合方法，以電路的時序、功耗、電磁輻射和負載能力等性能指標為綜合對象。（2）采用硬件描述語言HDL（Hardware Description Language）來描述10萬門以上的設計，并形成了VHD

14、L（Very High Speed Integrated Circuit HDL）和Verilog HDL兩種標準硬件描述語言。它們均支持不同層次的描述，使得復雜IC的描述規(guī)化，便于傳遞、交流、保存與修改，也便于重復使用。它們多應用于FPGA/CPLD/EPLD的設計中。（3）可測性綜合設計 隨著ASIC的規(guī)模與復雜性的增加，測試難度與費用急劇上升，由此產(chǎn)生了將可測性電路結(jié)構(gòu)制作在ASIC芯片上的想法，于是開發(fā)了掃描插入、BLST（建自測試）、邊界掃描等可測性設計（DFT）工具，并已集成到EDA系統(tǒng)中。（4）為帶有嵌入IP模塊的ASIC設計提供軟硬件協(xié)同系統(tǒng)設計工具 協(xié)同驗證彌補了硬件設計和軟

15、件設計流程之間的空隙，保證了軟硬件之間的同步協(xié)調(diào)工作。（5）建立并行設計工程 CE（Concurrent Engineering）框架結(jié)構(gòu)的集成化設計環(huán)境，以適應當今ASIC的如下一些特點：數(shù)字與模擬電路并存，硬件與軟件設計并存，產(chǎn)品上市速度要快。在這種集成化設計環(huán)境中，使用統(tǒng)一的數(shù)據(jù)管理系統(tǒng)與完善的通訊管理系統(tǒng)，由若干相關(guān)的設計小組共享數(shù)據(jù)庫和知識庫，并行地進行設計，而且在各種平臺之間可以平滑過度。1.2 FPGA的發(fā)展與優(yōu)點當今社會是數(shù)字化社會，數(shù)字電路應用非常廣泛，其發(fā)展從早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以與許多具有特定功能的專用集

16、成電路。但是，隨著微電子技術(shù)的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現(xiàn)場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。   早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。 &

17、#160;  其后,出現(xiàn)了一類結(jié)構(gòu)上稍復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。   這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)。 PAL由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 PAL器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。還有一類結(jié)構(gòu)更為靈活的

18、邏輯器件是可編程邏輯陣列(PLA)，它也由一個“與”平面和一個“或”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可編程的。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。在PAL的基礎上，又發(fā)展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工藝，實現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設計具有很強的靈活性，至今仍有許多人使用。這些早期的PLD器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。盡管FPGA,CPLD和其它類型PLD的結(jié)構(gòu)各有其特點

19、和長處，但概括起來，它們是由三大部分組成的，·一個二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心。輸入輸出塊和連接邏輯塊的互連資源。連線資源：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入輸出塊之間的連接。FPGACPLD芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下幾個優(yōu)點：·隨著VlSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高單一芯片部可以容納上百萬個晶體管，F(xiàn)PGACPLD芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，它所能實現(xiàn)的功能也越來越強，同時也可以實現(xiàn)系

20、統(tǒng)集成。·FPGACPLD芯片在出廠之前都做過百分之百的測試，不需要設計人員承擔投片風險和費用，設計人員只需在自己的實驗室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設計。所以，F(xiàn)PGACPLD的資金投入小，節(jié)省了許多潛在的花費。·用戶可以反復地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能。所以，用FPGAPLD 試制樣片，能以最快的速度占領市場。 FPGACPLD軟件包中有各種輸入工具和仿真工具，與版圖設計工具和編程器等全線產(chǎn)品，電路設計人員在很短的時間就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當電路有少量改動時，更能顯示出F

21、PGACPLD的優(yōu)勢。電路設計人員使用FPGACPLD進行電路設計時，不需要具備專門的IC(集成電路)深層次的知識，F(xiàn)PGACPLD軟件易學易用，可以使設計人員更能集中精力進行電路設計，快速將產(chǎn)品推向市場。1.3 電路設計方法發(fā)展在計算機輔助電子設計出現(xiàn)之前，人們采用的傳統(tǒng)的硬件電路設計方法，即自底向上（Bottom up）的設計方法。自底向上的電路設計方法是根據(jù)系統(tǒng)對硬件的要求，寫出詳細的技術(shù)規(guī)格書，并畫出系統(tǒng)的控制流程圖。根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流程圖，對系統(tǒng)的功能進行細化，合理的劃分功能模塊，畫出系統(tǒng)的功能框圖。對各個功能模塊進行細化和電路設計。各個功能模塊電路設計、調(diào)試完成后，將各個功

22、能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設計。隨著大規(guī)模專用集成電路（ASIC）的開發(fā)和研制，開發(fā)效率不斷提高，同時還增加了已有開發(fā)成果的可重用性以與縮短開發(fā)時間，其中各個ASIC研制和生產(chǎn)廠家不斷開發(fā)了自己的硬件語言。1.3.1 自底向下的設計方法傳統(tǒng)的電路設計方法是自底向上的，而基于EDA技術(shù)的自頂向下的設計方好與其相反，其步驟就是采用可完全獨立與目標芯片物理結(jié)構(gòu)的硬件描述語言，如VHDL，在系統(tǒng)的基本功能或行為級上對設計的產(chǎn)品進行描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設計的可行性與正確性的前提下，完成功能確認。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換成某

23、一具體的目標的網(wǎng)表文件，并將其輸出到該器件廠商的布局布線適配器，進行邏輯映射與布局布線，再利用產(chǎn)生的仿真文件進行包括功能和時序的驗證，以確保實際系統(tǒng)的性能，即系統(tǒng)的結(jié)構(gòu)構(gòu)成方式與系統(tǒng)的行為或算法方式向混合的描述。 自頂向下的設計方法的優(yōu)越性主要表現(xiàn)在以下幾個方面：1）由于頂層的功能描述可以獨立與目標器件的結(jié)構(gòu)，在設計的最初階段，設計人員可不受芯片的約束，集中精力對產(chǎn)品進行最適應市場需求的設計，從而避免了傳統(tǒng)設計的方法中德在設計風險，縮短了產(chǎn)品的上市周期。2）設計成果的再利用得到保證。對于以往成功的設計成果稍加修改、組合就能投入再利用，從而產(chǎn)生全新的或派生的設計模塊，同時還可以一種IP核的方式進

24、行存檔。3）由于采用的是結(jié)構(gòu)化開發(fā)手段，因此一旦主系統(tǒng)得到確認，即可實現(xiàn)多人多任務的并行工作方式，使系統(tǒng)的設計規(guī)模和效率大幅度提高。4）在實現(xiàn)系統(tǒng)的目標器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。通常將電路設計的層次劃分分為5個層次如下圖。設計級別行為描述結(jié)構(gòu)描述幾何描述計算機描述功能級算法流程圖方塊圖VHDL寄存器傳輸級狀態(tài)圖方框圖VHDL門級卡諾土與布爾方程邏輯圖VHDL晶體管級網(wǎng)絡方程電路圖YALSPICE版圖級電子、空穴等傳輸方程設計規(guī)則工藝要求版圖EDIFGDS21.3.2 總體結(jié)構(gòu)與模塊化分隨著可編程技術(shù)的發(fā)展，大部分復雜系統(tǒng)的核心電路需要使用上百萬以上的大規(guī)模FPGA來設計

25、。但是，為了對市場需求作出最快速的反映，要求這些電子產(chǎn)品的設計周期盡量縮短。因此在工程實踐中常常采用模塊化的設計方法，投入更多的人力并行工作、協(xié)同設計。模塊化設計方法的基本思想是先將大規(guī)模復雜的系統(tǒng)按照一定的規(guī)則化分成若干模塊。然后對每個模塊進行設計輸入與綜合，并將實現(xiàn)結(jié)果約束在預先設置好的區(qū)域。最后將所有的模塊的實現(xiàn)結(jié)果有機的組織起來，完成整個系統(tǒng)的設計。模塊化設計方法是為了適應自頂向下和規(guī)模電路設計應用而生的。目前是中等規(guī)模和大規(guī)模設計的必選模式。模塊化設計的優(yōu)點主要有以下幾個方面：.協(xié)同設計；.有效的模塊化分可以提高設計的綜合、實現(xiàn)效果并節(jié)約時間；.便于進行時序約束和物力區(qū)域約束；.便于

26、代碼閱讀、繼承、復用。1設計輸入與綜合模塊化設計輸入與綜合主要完成兩個方面的工作.（1）總體結(jié)構(gòu)的設計項目管理者需要完成總體結(jié)構(gòu)頂層模塊的設計輸入和綜合，為進行模塊設計實現(xiàn)階段的第1步初始化預算階段（Initial Budgeting Phase）做準備。（2）子模塊的設計每個項目成員相對獨立的并行完成各個子模塊的設計輸入和綜合，為進行模塊化設計實現(xiàn)第2步子模塊的激活實現(xiàn)(Active Module Implementation)做準備.2實現(xiàn)模塊化設計的實現(xiàn)包含以下3個步驟。（1）初始預算（Initial Budgeting ）在這階段，項目管理者對頂層模塊完成頂層約束。頂層約束包含對整個設

27、計的全局區(qū)域約束、對每個子模塊的規(guī)模和區(qū)域的約束、對每個模塊輸入/輸出的約束、對整個設計的時序約束等，并對設計的頂層模塊進行初始化預算估計。（2）子模塊的激活實現(xiàn)（Acitive Module Design）在這階段每個項目成員并行完成各個子模塊的實現(xiàn)。子模塊一般較為簡單，它通常一定已完成了輸入/輸出端口的定義、基本功能定義、組合邏輯定義、時序邏輯定義和反饋信號的定義。此時，電路設計者需要根據(jù)這些定義和邏輯方程式進行電路描述，將其保存。完成全部描述后，設計者將完成子模塊的文件的編譯，驗證子模塊的邏輯功能，并通過輸出波形驗證時序邏輯是否正確。但所有子模塊的邏輯功能和時序邏輯都符合整體設計要求時，

28、子模塊的激活實現(xiàn)才算完成。（3）模塊的最后合并（Final Assembly）項目管理者將設計的頂層模塊和子模塊的激活實現(xiàn)結(jié)果有機的組織起來，完成整個設計的實現(xiàn)步驟。在進行大規(guī)模復雜系統(tǒng)的設計時，采用模塊化設計方法能夠在最大程度上發(fā)揮項目組中的所有工程的作用，提高設計效率，縮短項目開發(fā)時間。但是模塊化設計對管理者提出了更高的要求：項目管理者應該合理的劃分模塊，對項目進度作出最好的權(quán)衡，使所有子模塊設計任務并行完成，從而不耽誤模塊合并階段的工作進度。在模塊化設計中，模塊的劃分也會帶來額外的資源，層次結(jié)構(gòu)最終實現(xiàn)的是芯片上的平面的邏輯，層次的命名和相關(guān)處理，會帶來邏輯冗余。所以，如果邏輯規(guī)模很小，

29、則不用劃分模塊；如果邏輯規(guī)模比較大，則需要劃分模塊。3模塊化分的原則模塊化設計的關(guān)鍵是在于如何進行模塊化分，好的模塊化分將加速工程進度，優(yōu)化整體設計；而差的模塊化分將過多的消耗資源，并帶來約束、關(guān)鍵路徑終端、優(yōu)化等諸多方面的問題。模塊化分不但關(guān)系到是否最大程度上發(fā)揮項目成員的協(xié)同設計能力，而且直接決定著設計的綜合、實現(xiàn)時間。模塊化設計中的模塊化分的基本原則是子模塊相對獨立，模塊部聯(lián)系盡量緊密，而模塊間的連接盡量簡單。（1）對每個同步設計的子模塊的輸出使用寄存器（Registering ）,利用寄存器分個同步時序模塊。 使用寄存器可以使用綜合工具在編譯綜合時會將分割的子模塊中的組合電路合同步時序

30、電路整體考慮。而且這種模塊結(jié)構(gòu)符合時序約束的習慣，便于使用時序約束熟悉進行約束。（2）將相關(guān)的邏輯和可以復用的邏輯化分在同一模塊。設計者將相關(guān)的邏輯和可以復用的邏輯化分在同一模塊，可以最大程度的復用資源，減少設計消耗的面積。同時也更利于綜合工具優(yōu)化一個具體功能在時序上的關(guān)鍵路徑。因為綜合工具只能同時考慮一部分邏輯，而同時優(yōu)化的邏輯單元就是模塊，所以將相關(guān)功能劃分在以同一模塊更有利于綜合起的優(yōu)化。（3）將不同優(yōu)化目標的邏輯分開在規(guī)劃階段，設計者就應該考慮設計的貸改規(guī)模和關(guān)鍵路徑，并對設計的優(yōu)化目標有一個整體上的把握。對于時序緊的部分，應該獨立劃分一個模塊，其優(yōu)化目標為“speed”,這種劃分方法

31、便于設計者進行時序約束，也便于綜合和實現(xiàn)工具優(yōu)化。對于矛盾集中在芯片面積的部分，應該將其劃分成獨立的模塊，其優(yōu)化目標是芯片面積（Area），這樣劃分將更有利于區(qū)域布局與約束。這種根據(jù)優(yōu)化目標進行優(yōu)化的方法的最大好處是，對于某個模塊綜合器僅僅需要考慮一種優(yōu)化目標和方法，即可比較容易的達到較好的優(yōu)化效果。（4）將松約束的邏輯單元歸到同一模塊 有些邏輯的時序非常寬松，不需要較高的時序約束，可以將這類邏輯歸入同一模塊，如多周期路徑“multi-cycle”等。將這些模塊歸類，則可于讓綜合器盡量的接生面積資源。（5）將RAM/ROM/FIFO等邏輯獨立劃分成模塊絕大部分器件都有用于存儲的硬件原語結(jié)構(gòu)，若

32、將RAM/ROM/FIFO等邏輯獨立劃分成模塊，那么綜合器可以將利用這些原語結(jié)構(gòu)實現(xiàn)存儲，從而節(jié)省了芯片的面積，同時仿真是消耗的存也會較少，便于提高仿真速度。（6）合適的模塊規(guī)模 模塊規(guī)模大，有利于資源共享。但是規(guī)模過大的模塊對綜合器會造成運算負擔，使得邏輯量過大，則不利于多模塊和增量編譯模式。4.全局邏輯的設計傳統(tǒng)的自底向上的電路設計方法，電路設計這首先定義子模塊，進行子模塊的具體設計，然后再根據(jù)設計的總體要求，將各個功能子模塊合成，最后完成硬件的總體設計。這種設計方法的全局邏輯設計時在完成子模塊的基礎上，通過子模塊的有限次連接或是子模塊間的時序調(diào)整來完成的。因此，利用自底向上的設計方法，子

33、模塊的實現(xiàn)對全局邏輯的設計至關(guān)重要，如果子模塊實現(xiàn)沒有完善設計，那么全局邏輯的設計必須在完善子模塊的實現(xiàn)后重新開始。采用自頂向下的設計方法，電路設計者首先不是去關(guān)心各個子模塊的具體實現(xiàn)，而是確定電路設計的頂層模塊。他們將各個子模塊看作一個定義了輸入/輸出、基本功能和時序邏輯的“黑匣子”，根據(jù)電路的設計要求完成子模塊間的聯(lián)結(jié)和時序調(diào)整，即完成全局邏輯的設計，然后再進行功能子模塊的詳細設計。1.4 ISE軟件介紹ISE是Xilinx公司提供的集成化FPGA開發(fā)軟件，它的主要功能包括設計輸入(Design Entry)、綜合(Synthesis)、仿真(Simulation)、實現(xiàn)(Implemen

34、tation)和下載(Download)。1）設計輸入(Design Entry) ISE 軟件提供的設計輸入工具包括用于HDL代碼輸入和報告查看的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP CORE的 CORE Generator,用于狀態(tài)機設計的 StateCAD以與用于約束文件的編輯 Constraint Editor等。2）綜合(Synthesis) ISE的綜合工具不但包括了Xilinx自身提供的綜合工具XST,同時還可以集成Mentor Graphics 公司的

35、 LeonardoSpectrum和 Synplicity公司的 Synplify。3）仿真(Simulation) ISE本身自帶了一個具有圖形化編輯功能的仿真工具HDLBencher ，同時又提供了使用Model Technology公司的Modelsim進行仿真的接口。 4）實現(xiàn)(Implementation)此功能包括了翻譯（Translate）、映射（Map）、布局布線（Place and Route）等。5）下載(Download)下載功能包括了BitGen，用于將布局布線后的設計文件轉(zhuǎn)換為位流（Bitstream）文件，還包括iMPACT，功能是進行設置配置和通信，控制將程序?qū)懙?/p>

36、芯片中去（FPGA）。使用ISE進行FPGA設計的各個過程可能涉與到的設計工具如下表設計輸入綜合仿真實現(xiàn)下載HDLECS原理圖編輯的工具StateCA狀態(tài)機編輯器CORE GeneratorConstraint EditorXSTFPGA ExpressSynplifyLeonardoSpectrumHDL BencherModelsimTranslateMapPlace and RouteXpoweriMPACTPROM File Formatter1.5 本課題的目的和意義進入90年代，電子信息類產(chǎn)品的開發(fā)明顯地出現(xiàn)了兩個特點：一是開發(fā)產(chǎn)品的復雜程度加深；二是開發(fā)產(chǎn)品的上市時限緊迫。所謂開

37、發(fā)產(chǎn)品的復雜程度深是指設計者往往要將更多的功能、更高的性能和豐富的技術(shù)含量集成于所要開發(fā)的電子系統(tǒng)之中。目前的趨勢是系統(tǒng)集成（System on chip或Chip in system）。所謂產(chǎn)品開發(fā)的時限性，是指在產(chǎn)品的壽命期間應讓產(chǎn)品早日上市。從市場的角度來看，開發(fā)應市的新產(chǎn)品應該做到無延誤地投放市場。 本文的研究課題，是使用FPGA代替?zhèn)鹘y(tǒng)的單片機和外圍擴展芯片，利用串行通訊相當成熟的技術(shù)，目的是加快電子設計者以與開發(fā)人員更好地學習和掌握FPGA技術(shù)，充分體會FPGA所帶來的設計理念和應用前景。1.6 本文主要工作本文以UART為原型，通過使用VHDL語言來實現(xiàn)UART的各相應功能. 首

38、先，采用標準的自頂向下的設計方法，用VHDL語一言完成整個系統(tǒng)的RTL級設計，完成功能仿真。其次，完成整個系統(tǒng)的綜合、后仿真驗證以與性能分析。最后，對UART進行了基本的擴展，包括鍵盤和撥碼鍵盤。2 計算機接口與RS-232串口簡介2.1 常用的計算機接口2.1.1常用的計算機接口簡介常用的計算機接口有并行接口、串行接口、磁盤接口等，下面做一些簡要的介紹。1.并行接口目前，計算機中的并行接口主要作為打印機端口，接口使用的不再是36針接頭而是25針D形接頭。所謂“并行”，是指8位數(shù)據(jù)同時通過并行線進行傳送，這樣數(shù)據(jù)傳送速度大大提高，但并行傳送的線路長度受到限制，因為長度增加，干擾就會增加，容易出

39、錯。現(xiàn)在有五種常見的并口：4位、8位、半8位、EPP和ECP，大多數(shù)PC機配有4位或8位的并口，許多利用Intel386芯片組的便攜機配有EPP口，支持全部IEEE1284并口規(guī)格的計算機配有ECP并口。標準并行口有4位、8位、半8位:4位口一次只能輸入4位數(shù)據(jù)，但可以輸出8位數(shù)據(jù)；8位口可以一次輸入和輸出8位數(shù)據(jù)；半8位也可以。EPP口（增強并行口）:由Intel等公司開發(fā)，允許8位雙向數(shù)據(jù)傳送，可以連接各種非打印機設備，如掃描儀、LAN適配器、磁盤驅(qū)動器和CDROM 驅(qū)動器等。ECP口（擴展并行口）:由Microsoft、HP公司開發(fā)，能支持命令周期、數(shù)據(jù)周期和多個邏輯設備尋址，在多任務環(huán)

40、境下可以使用DMA（直接存儲器訪問）。目前幾乎所有的586機的主板都集成了并行口插座，標注為 Paralle1或LPT1，是一個26針的雙排針插座。2.串行接口 計算機的另一種標準接口是串行口，現(xiàn)在的PC機一般至少有兩個串行口COM1和COM2。串行口不同于并行口之處在于它的數(shù)據(jù)和控制信息是一位接一位串行地傳送下去。這樣，雖然速度會慢一些，但傳送距離較并行口更長，因此長距離的通信應使用串行口。通常COM1使用的是9針D形連接器，而COM2有些使用的是老式的DB25針連接器。3.磁盤接口1）IDE接口IDE接口也叫做ATA端口，只可以接兩個容量不超過528M的硬盤驅(qū)動器，接口的成本很低，因此在3

41、86、486時期非常流行。但大多數(shù)IDE接口不支持DMA數(shù)據(jù)傳送，只能使用標準的PCIO端口指令來傳送所有的命令、狀態(tài)、數(shù)據(jù)。幾乎所有的586主板上都集成了兩個40針的雙排針I(yè)DE接口插座，分別標注為IDE1和IDE2。2）EIDE接口EIDE接口較IDE接口有了很大改進，是目前最流行的接口。首先，它所支持的外設不再是2個而是4個了，所支持的設備除了硬盤，還包括CDROM驅(qū)動器磁盤備份設備等。其次，EIDE標準取消了528MB的限制，代之以8GP限制。第三，EIDE有更高的數(shù)據(jù)傳送速率，支持PIO模式3和模式4標準。4.SCSI接口SCSI（SmallComputerSystemInterfa

42、ce）小計算機系統(tǒng)接口，在做圖形處理和網(wǎng)絡服務的計算機中被廣泛采用SCSI接口的硬盤。除了硬盤以外，SCSI接口還可以連接CDROM驅(qū)動器、掃描儀和打印機等，它具有以下特點：.可同時連接7個外設；.總線配置為并行8位、16位或32位；.允許最大硬盤空間為8.4GB（有些已達到9.09GB）；.更高的數(shù)據(jù)傳輸速率，IDE是2MB每秒，SCSI通?？梢赃_到5MB每秒，F(xiàn)ASTSCSI（SCSI2）能達到10MB每秒，最新的SCSI3甚至能夠達到40MB每秒，而EIDE最高只能達到16.6MB每秒；.成本較IDE和EIDE接口高很多，而且，SCSI接口硬盤必須和SCSI接口卡配合使用，SCSI接口卡

43、也比IED和EIDE接口貴很多。.SCSI接口是智能化的，可以彼此通信而不增加CPU的負擔。在IDE和EIDE設備之間傳輸數(shù)據(jù)時，CPU必須介入，而SCSI設備在數(shù)據(jù)傳輸過程中起主動作用，并能在SCSI總線部具體執(zhí)行，直至完成再通知CPU。5.USB接口最新的USB串行接口標準是由Microsoft、Intel、Compaq、IBM等大公司共同推出，它提供機箱外的熱即插即用連接，用戶在連接外設時不用再打開機箱、關(guān)閉電源，而是采用“級聯(lián)”方式，每個USB設備用一個USB插頭連接到一個外設的USB插座上，而其本身又提供一個USB插座給下一個USB設備使用，通過這種方式的連接，一個USB控制器可以連

44、接多達127個外設，而每個外設間的距離可達5米。USB統(tǒng)一的4針圓形插頭將取代機箱后的眾多的串/并口（鼠標、MODEM）鍵盤等插頭。USB能智能識別USB鏈上外圍設備的插入或拆卸。除了能夠連接鍵盤、鼠標等，USB還可以連接ISDN、系統(tǒng)、數(shù)字音響、打印機以與掃描儀等低速外設。6其它接口 除了上述的接口外，還有一些其他的接口也是經(jīng)常使用的，比如用于連接鍵盤的PS/2,用于支持無線傳輸?shù)募t外、藍牙接口，以與PC電腦上常見的音頻輸入/輸出、視頻輸入/輸出接口等。2.1.2 接口的控制方式CPU通過接口對外設進行控制的方式有以下幾種：1）程序查詢方式這種方式下，CPU通過I/O指令詢問指定外設當前的狀

45、態(tài)，如果外設準備就緒，則進行數(shù)據(jù)的輸入或輸出，否則CPU等待，循環(huán)查詢。這種方式的優(yōu)點是結(jié)構(gòu)簡單，只需要少量的硬件電路即可，缺點是由于CPU的速度遠遠高于外設，因此通常處于等待狀態(tài)，工作效率很低。2）中斷處理方式在這種方式下，CPU不再被動等待，而是可以執(zhí)行其他程序，一旦外設為數(shù)據(jù)交換準備就緒，可以向CPU提出服務請求，CPU如果響應該請求，便暫時停止當前程序的執(zhí)行，轉(zhuǎn)去執(zhí)行與該請求對應的服務程序，完成后，再繼續(xù)執(zhí)行原來被中斷的程序。中斷處理方式的優(yōu)點是顯而易見的，它不但為CPU省去了查詢外設狀態(tài)和等待外設就緒所花費的時間，提高了CPU的工作效率，還滿足了外設的實時要求。但需要為每個IO設備分

46、配一個中斷請求號和相應的中斷服務程序，此外還需要一個中斷控制器（IO接口芯片）管理IO設備提出的中斷請求，例如設置中斷屏蔽、中斷請求優(yōu)先級等。此外，中斷處理方式的缺點是每傳送一個字符都要進行中斷，啟動中斷控制器，還要保留和恢復現(xiàn)場以便能繼續(xù)原程序的執(zhí)行，花費的工作量很大，這樣如果需要大量數(shù)據(jù)交換，系統(tǒng)的性能會很低。3）DMA（直接存儲器存取）傳送方式DMA最明顯的一個特點是它不是用軟件而是采用一個專門的控制器來控制存與外設之間的數(shù)據(jù)交流，無須CPU介入，大大提高CPU的工作效率。在進行DMA數(shù)據(jù)傳送之前，DMA控制器會向CPU申請總線控制權(quán)，CPU如果允許，則將控制權(quán)交出，因此，在數(shù)據(jù)交換時，

47、總線控制權(quán)由DMA控制器掌握，在傳輸結(jié)束后，DMA控制器將總線控制權(quán)交還給CPU。2.2 RS-232川口通信簡介2.2.1 串行通信概述在數(shù)據(jù)通信、計算機網(wǎng)絡以與分布式工業(yè)控制系統(tǒng)中，經(jīng)常采用串行通信來交換數(shù)據(jù)和信息。1969年，美國電子工業(yè)協(xié)會（EIA）將RS-232定為串行通信接口的電氣標準，該標準定義了數(shù)據(jù)終端設備（DTE)和數(shù)據(jù)通信設備（DCE）將按位串行傳輸?shù)慕涌谛畔?，合理的安排了接口的電氣信號和機械要求，適合于數(shù)據(jù)傳輸速率在0-20000bit/s圍的通信。RS-232作為一種標準接口，不僅被置于每一臺計算機中，同時也被置于各種的外設中。RS-232具有以下的幾個優(yōu)點： .使用廣

48、泛，幾乎每一臺PC都會有一臺或者多個RS-232接口；.連接距離可達15m；.實現(xiàn)簡單，RS-232用于雙向連接，只需要3條導線。除了RS-232標準，美國電子工業(yè)協(xié)會（EIA）還制定了RS-232與RS-485標準。RS-422由RS-232發(fā)展而來，它視為彌補RS-232不足而提出的。RS-422定義了一種平衡通信接口，將傳輸速率提升到10Mbit/s, 傳輸距離延長到4000英尺（速率低于100kbit/s）,并允許在一天平衡總線上連接最多10各連接器。RS-422是一種單機發(fā)送、多機接收的單向、平衡傳輸規(guī)，被命名為TIA/EIA-422-A標準。為擴展應用圍，EIA又于1983年在RS

49、-433基礎上制定了RS-485標準，增強了多點、雙向通信能力，即允許多個收發(fā)器連到同一條總線上，同時增強了發(fā)送器的驅(qū)動能力和沖突保護特性，擴展了總線共模圍，命名為RS-485標準。RS-232，RS-422與RS-485的電氣參數(shù)如表2-1所示。表2-1 RS-232，RS-422與RS-485的電氣參數(shù)規(guī)定RS-232RS-422RS-485工作方式單端差分差分節(jié)點數(shù)1收1發(fā)1發(fā)10收1法32收最大傳輸電纜長度50英尺400英尺400英尺最大傳輸速率20kbit/s10Mbit/s10Mbit/s最大驅(qū)動輸出電壓+/-25V-0.25V+6V-7V+12V驅(qū)動器輸出信號電平（附在最小值）+

50、/-5V+/-15V+/-2.0V+/-1.5V驅(qū)動器輸出信號電平（空載最大值）+/-25V+/-6V+/-6V驅(qū)動器負載阻抗37千歐姆100歐姆54歐姆擺率（最大值）30V/usN/AN/A接收器輸入電壓圍+/-15V-10V+10V-7V+12V接收器輸入門限+/-3V+/-200mV+/-200mV接收器輸入電阻37千歐姆4千歐姆(最小)=12千歐姆驅(qū)動器共模電壓-3V+3V-1V+3V接收器共模電壓-7V+7V-7V+12V雖然RS-232，RS-422與RS-485標準對電器特性做出了規(guī)，但是沒有規(guī)定連接插件、電纜或協(xié)議，所以在此基礎上用戶可以建成自己的高層通信協(xié)議。RS-232等協(xié)

51、議在視頻傳輸中被廣泛應用，許多廠家多建立了一套高層通信協(xié)議，或公開或廠家獨家使用。目前，RS-232是PC機與通信工業(yè)中應用最廣泛的一種串行接口。2.2.2RS-232協(xié)議標準的RS-232接口有25跟信號線，其中有4根市數(shù)據(jù)線、11根控制線、3根定時線和7根備用線。通常情況下，使用25根信號線中的9根就可以實現(xiàn)RS-232通信。1DSR信號線DSR (Data Set Ready) 意思是數(shù)據(jù)裝置就緒，當其狀態(tài)為有效時，表示Modem出于可以使用的狀態(tài)。2DTR 信號線DTR（Data Terminal Ready）以四位數(shù)據(jù)終端就緒，當其狀態(tài)為有效時，表示數(shù)據(jù)終端可以使用。3RTS 信號線

52、RTS (Request To Send) 意思是請求發(fā)送，即當終端需要發(fā)送數(shù)據(jù)時，使該數(shù)據(jù)有效，向Modem請求發(fā)送。它用于控制Modem是否有效，通知終端開始發(fā)送數(shù)據(jù)。4CTS 信號線CTS (Clear To Send) 意思是允許發(fā)送，這個信號是對RTS信號的響應。當Modem已經(jīng)準備好接收終端發(fā)送過來的數(shù)據(jù)時，使該信號有效，通知終端開始發(fā)送數(shù)據(jù)。5DCD 信號線DCD (Data Carrier Detection) 意思為數(shù)據(jù)載波檢出，當此信號為有效時表示Modem已經(jīng)接通了通信鏈路，即本地Modem受到了通信鏈路另一端的遠程Modem送來的載波信號，終端可以準備接收數(shù)據(jù)。6RI信

53、號線RI (Ringing) 表示振鈴指示，但本地Modem受到交換臺發(fā)送的振鈴呼叫信號時，使該信號有效，通知終端已被呼叫。7 TxD 信號線TxD (Transmitted Data) 意思是發(fā)送數(shù)據(jù)，終端通過此信號將數(shù)據(jù)發(fā)送給Modem。8. RxD信號線RxD (Received Data) 意思是接收數(shù)據(jù)，終端通過此信號從Modem 接收數(shù)據(jù)。9. 地線地線有兩根，分別是信號地SG (Signal Ground) 和保護地 PE（Protection ground）,信號地使所有信號的參考電平，保護地用于連接設備的外殼或者地表。常見的RS-232串行口連接器主要有兩種，一種是25針的

54、DB-25,另一種是9針的DB-9,其示意圖如圖所示，其中DB-9主要用于上述的9根信號線連接的方法，DB-25可以連接所有的RS-232標準定義的信號線。DB-25也可用像DB-9那樣使用，但是它們的針號與信號之間的連接關(guān)系是不一樣的，如表2-2。表2-2DB-9與DB-9針號信號線連接對應表9針串口連接器DB-925針串口連接器DB-25針號功能縮寫針號功能縮寫1數(shù)據(jù)載波檢測DCD8數(shù)據(jù)載波檢測DCD2接收數(shù)據(jù)RXD3接收數(shù)據(jù)RXD3發(fā)送數(shù)據(jù)TXD2發(fā)送數(shù)據(jù)TXD4數(shù)據(jù)終端準備DTR20數(shù)據(jù)終端準備DTR5信號線GND7信號線GND6數(shù)據(jù)設備準備好DSR6數(shù)據(jù)設備準備好DSR7請求發(fā)送RT

55、S4請求發(fā)送RTS8清除發(fā)送CTS5清除發(fā)送CTS圖2.1 RS-232 串行口連接器示意圖最為簡單常用的RS-232連接方法是三線連接法，即地、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)三角相連。對于上述的DB-25連接器和DB-9連接器，三線連接法的原則如下所示。表2-3DB-25, DB-9三線連接法DB-9- DB-9DB-25- DB-25DB-25-DB-9233222322333557757由于RS-232電氣特定的電平不符合通常電路中所使用的TTL或者CMOS點評，所以在接入電路之前需要對其進行轉(zhuǎn)換。RS-232串口電平的轉(zhuǎn)換一般使用的是專門的芯片實現(xiàn)，其中最常用的就是MAX232。MAX232可以將

56、串口設備需要發(fā)送的TTL/CMOS邏輯電平轉(zhuǎn)換為RS-232邏輯電平，同時也可以見要接收的RS-232電平轉(zhuǎn)換為TTL/CMOS邏輯電平，下圖2.2為MAX232的頂層圖。MAX232典型的連接方法如圖2.3所示，其中有5個0.1u的去耦電容；11管腳和10管腳是TTL/CMOS電平輸入，對應14管腳和7管腳的RS-232電平輸出，它們一般接到RS-232的RxD上，12管腳和9管腳是TTL/CMOS電平輸出，對應13管腳和8管腳的RS-232電平輸入，它們一般接到RS-232的TxD上。2.2.3RS-232通信時序和UART在串行通信中，用“波特率”來描述數(shù)據(jù)的傳輸速率。所謂波特率，即每秒鐘傳送的二進制位數(shù)，其單位是 bit/s(bit per s