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1、基于FPGA的DDS信號源DDS原理簡介直接數(shù)字頻率合成器（Direct Digital Synthesizer）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)，由地址累加器、波形存儲ROM、D/A轉(zhuǎn)換器和低通濾波器（LPF）構(gòu)成。原理框圖1.頻率預(yù)置與調(diào)節(jié)電路N-122.累加器3.控制相位的加法器4.控制波形的加法器5.波形存儲器02468101214161820-1-0.8-0.6-0.4-0.200.20.40.60.81以正弦信號為例FPGA概述 FPGA的結(jié)構(gòu)類似于掩?？删幊涕T陣列（MPGA），有許多獨立的可編程模塊組成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。FPGA

2、兼容了MPGA和陣列器CPLD兩者的優(yōu)點，因而具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性。簡化的FPGA基本由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。 Cyclone系列器件的主要特點如下：擁有4608-68416個邏輯單元嵌入式乘法器。支持高級I/O接口。靈活的時鐘管理電路。高器件配置和IP模塊。 右圖為Cyclone器件的平面布局圖，周圍是輸入輸出單元（IOE），四個角上是鎖相環(huán)（PLL）。中間白色部分是邏輯陣列，灰色部分為M4K的RAM塊，中間黑色部分是內(nèi)嵌的乘法器模塊。 FPGA的設(shè)計流程 一般來說，完整的FPGA/CPLD設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合、綜

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