無論簡單還是復(fù)雜的數(shù)字系統(tǒng)都是由邏輯門電路構(gòu)成由于

1、3.1 概述無論簡單還是復(fù)雜的數(shù)字系統(tǒng)都是由邏輯門電路構(gòu)成。由于邏輯函數(shù)可以相互轉(zhuǎn)換，因此可以用基本邏輯門如與門、或門和非門的組合代替其他邏輯門。把大量的基本邏輯門電路集成在一個(gè)芯片中，通過編程將部分基本邏輯門按照邏輯關(guān)系連接起來，就可以實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)，改變連線關(guān)系則可以實(shí)現(xiàn)另一個(gè)數(shù)字系統(tǒng)。這種可以通過編程改變邏輯門連接關(guān)系的集成電路芯片就是可編程邏輯器件（PLD），現(xiàn)已成為設(shè)計(jì)數(shù)字系統(tǒng)的理想器件。LD的特點(diǎn)和分類隨著微電子技術(shù)的發(fā)展，單位芯片集成度的不斷提高，可編程邏輯器件的應(yīng)用越來越廣泛，其品種也越來越多，了解可編程邏輯器件的特點(diǎn)和分類，對(duì)于器件的正確選擇非常重要。1. PLD的特點(diǎn)（1

2、）集成度高、可靠性好。PLD器件集成度高，一片PLD可代替幾片、幾十片乃至上百片中小規(guī)模的通用集成電路芯片。用PLD器件實(shí)現(xiàn)數(shù)字系統(tǒng)所使用的芯片數(shù)量少，占用印刷線路板面積小，整個(gè)系統(tǒng)的硬件規(guī)模明顯減少。同時(shí)，由于減少了實(shí)現(xiàn)系統(tǒng)所需要的芯片數(shù)量，在印刷線路板上的引線以及焊點(diǎn)數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。（2）工作速度快。PLD器件本身的工作速度很快，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)所需要的電路級(jí)數(shù)又少，因而整個(gè)系統(tǒng)的工作速度會(huì)得到提高，可以比單片機(jī)的速度快出許多倍。（3）提高系統(tǒng)的設(shè)計(jì)靈活性。在系統(tǒng)的研制階段，由于設(shè)計(jì)錯(cuò)誤或任務(wù)變更而修改設(shè)計(jì)的事情經(jīng)常發(fā)生。使用不可編程的通用器件時(shí)，修改設(shè)計(jì)就要

3、更換或增減器件，有時(shí)還不得不更換印刷線路板。使用PLD器件后情況就大為不同，由于PLD器件管腳數(shù)量多，傳輸方式靈活（多數(shù)管腳可做輸入、也可做輸出），又有可擦除重新編程的能力，因此對(duì)原設(shè)計(jì)進(jìn)行修改時(shí)，只需要修改原設(shè)計(jì)的文本文件，再對(duì)PLD芯片重新編程即可，而不需要修改電路布局，更不需要重新加工印刷線路板，這就大大提高了系統(tǒng)設(shè)計(jì)的靈活性。（4）縮短設(shè)計(jì)周期。由于PLD器件集成度高、印刷線路板電路布局布線簡單、性能靈活、修改設(shè)計(jì)方便、開發(fā)工具先進(jìn)、自動(dòng)化程度高。因此，可大大縮短系統(tǒng)的設(shè)計(jì)周期，加快產(chǎn)品投放市場(chǎng)的速度，提高產(chǎn)品的競(jìng)爭(zhēng)能力。（5）增加系統(tǒng)的保密性能。多數(shù)PLD包含一個(gè)可編程的保密位，該保

4、密位控制著器件內(nèi)部數(shù)據(jù)的讀出。當(dāng)保密位被編程時(shí)，器件內(nèi)的設(shè)計(jì)不能被讀出；當(dāng)擦除重新編程時(shí)，保密位和其他的編程數(shù)據(jù)一同被擦除。2. PLD的分類從器件結(jié)構(gòu)上看，目前使用的可編程邏輯器件都是由輸入緩沖電路、與陣列、或陣列和輸出電路四部分組成。與陣列和或陣列是器件的核心，與陣列用來產(chǎn)生乘積項(xiàng)，或陣列用來產(chǎn)生乘積項(xiàng)之和形式的函數(shù)。輸入緩沖電路可以產(chǎn)生輸入變量的原變量和反變量，輸出電路可以是組合輸出、時(shí)序輸出或是可編程的輸出電路結(jié)構(gòu)，輸出信號(hào)還可以通過內(nèi)部通道反饋到輸入端。根據(jù)結(jié)構(gòu)特點(diǎn)可以將PLD劃分為簡單PLD（SPLD）、復(fù)雜PLD（CPLD）和現(xiàn)場(chǎng)可編程門陣列（FPGA）3類。（1）簡單PLD（S

5、PLD）指早期的可編程邏輯器件，包括可編程只讀存儲(chǔ)器（PROM）、可編程邏輯陣列（PLA）、可編程陣列邏輯（PAL）和通用陣列邏輯（GAL）四類器件。其結(jié)構(gòu)主要由與門陣列和或門陣列組成，能夠以積之和的形式實(shí)現(xiàn)邏輯函數(shù)。由于任意一個(gè)組合邏輯都可以用與或表達(dá)式來描述，所以簡單PLD能夠完成大量的組合邏輯功能，并且具有較高的速度和較好的性能。（2）復(fù)雜PLD（CPLD）由簡單PLD中的GAL類器件發(fā)展而來，可以看作是對(duì)簡單可編程邏輯器件的擴(kuò)充。通常由大量可編程邏輯宏單元圍繞一個(gè)位于中心的、延時(shí)固定的可編程互連矩陣組成。其中可編程邏輯宏單元結(jié)構(gòu)較為復(fù)雜，具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可根據(jù)用戶需要生成

6、特定的電路結(jié)構(gòu)，完成一定功能。眾多的可編程邏輯宏單元被分成若干個(gè)邏輯塊，每個(gè)邏輯塊類似于一個(gè)簡單PLD。可編程互連矩陣根據(jù)用戶需要實(shí)現(xiàn)I/O單元與邏輯塊、邏輯塊與邏輯塊之間的連線，構(gòu)成信號(hào)傳輸?shù)耐ǖ?。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，而可編程邏輯單元又是固定數(shù)量的邏輯組合陣列，因此從輸入到輸出的布線延時(shí)容易計(jì)算出來，可預(yù)測(cè)延時(shí)的特點(diǎn)使CPLD便于實(shí)現(xiàn)對(duì)時(shí)序要求嚴(yán)格的電路。（3）現(xiàn)場(chǎng)可編程門陣列（FPGA）通常包含可編程邏輯塊、可編程I/O塊、可編程連線三類可編程資源?？删幊踢壿媺K排列成陣列，可編程I/O塊在陣列的四周，可編程連線圍繞著邏輯塊， FPGA通過對(duì)連線編程，將邏

7、輯塊有效地組合起來，實(shí)現(xiàn)用戶要求的特定功能?，F(xiàn)場(chǎng)可編程是指設(shè)計(jì)者可以在工作狀態(tài)下，安排或修改編程資源之間的連接關(guān)系。LD的編程工藝編程工藝是指將系統(tǒng)設(shè)計(jì)的功能信息存儲(chǔ)到器件的過程。不同類型的器件其編程工藝也不同，在選擇器件時(shí)，同樣需要考慮器件的編程工藝。1簡單PLD的編程工藝簡單PLD采用熔絲（Fuse）編程工藝，其原理是在器件可以編程的互連節(jié)點(diǎn)上設(shè)置有相應(yīng)的熔絲。在編程時(shí)，對(duì)需要去除連接的節(jié)點(diǎn)上通以編程電流燒掉熔絲，而需要保持連接的節(jié)點(diǎn)則不通電保留熔絲，編程結(jié)束后器件內(nèi)熔絲的分布情況就決定了器件邏輯功能。熔絲燒斷后造成永久性開路，不能恢復(fù)，因此只能編程一次，不能重復(fù)修改，不適宜在系統(tǒng)研發(fā)和實(shí)

8、驗(yàn)階段使用。熔絲開關(guān)很難測(cè)試可靠性，在器件編程時(shí)，即使發(fā)生數(shù)量非常小的錯(cuò)誤，也會(huì)造成器件功能不正確。另外，為了保證熔絲熔化時(shí)產(chǎn)生的金屬物質(zhì)不影響器件的其他部分，還需要留出較大的保護(hù)空間，因此熔絲占用的芯片面積比較大。簡單PLD只允許編程一次，不利于設(shè)計(jì)調(diào)試與修改。但是，其抗干擾能力強(qiáng)、工作速度快，集成度與可靠性都很高，并且價(jià)格相對(duì)低廉。2CPLD的編程工藝CPLD器件采用可重復(fù)的編程工藝，主要有EPROM（可擦除的ROM）、E2PROM（可電擦除的ROM）和Flash ROM（閃速擦除的ROM）工藝。（1）EPROM：采用浮柵編程技術(shù)，即使用懸浮柵存儲(chǔ)電荷的方法來保存編程數(shù)據(jù)，在斷電時(shí)存儲(chǔ)的數(shù)

9、據(jù)不會(huì)丟失，保存10年，其電荷損失不大于10。擦除EPROM時(shí)，需要將器件放在紫外線或X射線下照射1020分鐘，使浮柵中的電子獲得足夠能量返回底層。其缺點(diǎn)是擦除時(shí)間較長，且需要專門的器件。（2）E2PROM（或EEPROM）：采用隧道浮柵編程技術(shù)，其編程和擦除都是通過在MOS管的漏極和控制柵上，加一定幅度和極性的電脈沖實(shí)現(xiàn)，不需要紫外線照射。E2PROM的擦除和寫入都是逐點(diǎn)進(jìn)行的，對(duì)每一個(gè)點(diǎn)先擦后寫，需要花費(fèi)一定的時(shí)間。隨著工藝水平的提高，擦寫所需的時(shí)間很短，數(shù)萬門的CPLD其擦寫時(shí)間也不超過1秒，允許擦寫的次數(shù)可達(dá)萬次以上。與EPROM相比，具有擦除方便、速度快的優(yōu)點(diǎn)，因而受到用戶的歡迎。（

10、3）Flash ROM：采用沒有隧道的浮柵編程技術(shù)，柵極靠襯底較近，是E2PROM編程器件的改進(jìn)型。擦寫過程與E2PROM基本一致，但擦除不是逐點(diǎn)進(jìn)行，而是一次全部擦除，然后再逐點(diǎn)改寫，所以其速度比E2PROM編程器件還要快。3FPGA的編程工藝FPGA器件常用的編程工藝主要有反熔絲 (Antifuse)和靜態(tài)存儲(chǔ)器（SRAM）兩種。Actel公司的FPGA采用反熔絲工藝，Xilinx公司的FPGA采用SRAM工藝。（1）反熔絲（Antifuse）：反熔絲技術(shù)是通過擊穿介質(zhì)達(dá)到連通線路的目的。當(dāng)有高電壓（18V）加到夾在兩層導(dǎo)體之間的介質(zhì)時(shí)，介質(zhì)會(huì)被擊穿，把兩層導(dǎo)電材料連通，接通電阻小于1k歐

11、姆。反熔絲在硅片上只占一個(gè)通孔的面積，在一個(gè)2000門的器件，可以設(shè)置186000個(gè)反熔絲，平均每門接近100個(gè)反熔絲。因此，反熔絲元件占用的硅片面積很小，十分適宜做集成度很高的可編程器件的編程元件。其特點(diǎn)是工作穩(wěn)定可靠，但只允許編程一次。（2）靜態(tài)存儲(chǔ)器（SRAM）：每個(gè)連接點(diǎn)用一個(gè)靜態(tài)觸發(fā)器控制的開關(guān)代替熔絲，當(dāng)觸發(fā)器被置1時(shí)，開關(guān)接通；置0時(shí)，開關(guān)斷開。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在片外的E2PROM器件、硬盤或軟盤中。在系統(tǒng)上電時(shí)，把這些編程數(shù)據(jù)立即寫入到FPGA中，從而實(shí)現(xiàn)對(duì)FPGA的動(dòng)態(tài)配置；系統(tǒng)掉電時(shí)，片內(nèi)的編程數(shù)據(jù)將全部丟失。 PLD中陣列的表示方法PLD電路的主體是由與陣列和

12、或陣列構(gòu)成，靠這些陣列的編程組合實(shí)現(xiàn)邏輯函數(shù)。為了適應(yīng)各種輸入情況，與陣列的每個(gè)輸入端都有輸入緩沖電路，從而使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力，并產(chǎn)生原變量和反變量兩個(gè)互補(bǔ)的信息。有些PLD的輸入電路還包含鎖存器，甚至是一些可以組態(tài)的輸入宏單元，可對(duì)輸入信號(hào)進(jìn)行預(yù)處理。PLD的輸出方式有多種：可以由陣列直接輸出（組合方式），也可以通過寄存器輸出（時(shí)序方式）。輸出可以是低電平有效，也可以是高電平有效。但是不管采用什么方式，在輸出端上往往帶有三態(tài)電路，還有內(nèi)部通路可以將輸出信號(hào)反饋到陣列輸入端。新型PLD器件將輸出電路做成宏單元，可以根據(jù)需要對(duì)其輸出方式進(jìn)行組態(tài)編輯，從而使PLD的功能更靈活，更完善。由

13、于PLD器件內(nèi)含有大量的門電路，陣列規(guī)模較大，陣列間的引線眾多，因而在描述PLD內(nèi)部電路時(shí)都采用特定的簡化表示方法。1緩沖器和連接點(diǎn)緩沖器和連接點(diǎn)的表示方法如圖3-1所示。a）緩沖器 b）固定連接 c）編程連接 d）沒有連接圖3-1 緩沖器和連接點(diǎn)符號(hào)從圖3-1中可以看出PLD有3種連線連接方式：連線交叉點(diǎn)處為實(shí)點(diǎn)標(biāo)記，表示固定連接、交叉點(diǎn)為標(biāo)記表示編程連接、連線交叉但無標(biāo)記的表示沒有連接。2與門和或門所有輸入變量都用列線表示，和邏輯門的輸入線垂直相交，依照連線連接方式表示的邏輯門輸入組合情況，如圖3-2所示。 a）與陣列 b）或陣列圖3-2 邏輯門的輸入組合從圖3-2中可以看出，與陣列的邏輯

14、關(guān)系是Y=ABC，或陣列的邏輯關(guān)系是Y=A+C+D。3.1.4 簡單可編程邏輯器件簡單PLD是由與陣列及或陣列組成。輸出到簡單PLD的信號(hào)首先通過與陣列形成輸入信號(hào)的乘積項(xiàng)，然后在或陣列被相加，所以簡單PLD能夠有效地實(shí)現(xiàn)以積之和為形式的邏輯函數(shù)。簡單PLD結(jié)構(gòu)上的優(yōu)點(diǎn)是沒有布局布線的問題，性能可以預(yù)測(cè)。1可編程只讀存儲(chǔ)器（PROM）PROM最初是作為計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì)和使用的，后來才被用作PLD。PROM的內(nèi)部結(jié)構(gòu)是固定的與陣列和可編程的或陣列，如圖3-3所示。圖3-3 PROM的內(nèi)部結(jié)構(gòu)示意圖由于與陣列是固定的，輸入信號(hào)的每個(gè)可能組合都被連線連接好，而不管此組合是否會(huì)被使用。在此看來，PRO

15、M類似一個(gè)查找表，輸入信號(hào)的組合都被譯碼，所以PROM適合于輸入變量數(shù)量少，但組合多的場(chǎng)合。例如和的邏輯關(guān)系，可以用PROM實(shí)現(xiàn)，如圖3-4所示。圖3-4 用PROM表示的邏輯關(guān)系PROM是一種速度快、成本低、編程容易的PLD，能夠?qū)崿F(xiàn)隨機(jī)邏輯置換、譯碼器、編碼器、錯(cuò)誤檢測(cè)與校正、查找表和分布算法等。但當(dāng)輸入信號(hào)的數(shù)目較多時(shí)，其與陣列的規(guī)模會(huì)變得很大，從而導(dǎo)致器件成本升高、功耗增加、可靠性降低等問題出現(xiàn)。2可編程邏輯陣列（PLA）PROM的與陣列是全譯碼器，產(chǎn)生全部邏輯組合，在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的邏輯組合。當(dāng)邏輯函數(shù)的輸入變量增多時(shí)，由于無用的輸入組合較多，PROM的

16、存儲(chǔ)單元利用效率會(huì)大大降低。針對(duì)這一點(diǎn)，可編程邏輯陣列PLA對(duì)PROM進(jìn)行了改進(jìn)，如圖3-5所示。圖3-5 PLA的內(nèi)部結(jié)構(gòu)示意圖PLA的與陣列和或陣列都可編程，任何組合函數(shù)都可以用PLA來實(shí)現(xiàn)。但在實(shí)現(xiàn)時(shí)，PLA的與陣列不是采用全譯碼的方式，需要把邏輯函數(shù)化成最簡與或表達(dá)式，然后用可編程的與陣列構(gòu)成與項(xiàng)，再用可編程的或陣列構(gòu)成與或表達(dá)式。由于僅僅需要邏輯功能要求的那些最小項(xiàng)，因此PROM隨著輸入變量增多規(guī)模迅速增加的問題，在PLA中得到緩解。在有多個(gè)輸出時(shí)，要盡量利用公共的與項(xiàng)，以提高陣列的利用率。雖然PLA的利用率較高，可是需要邏輯函數(shù)的最簡與或表達(dá)式，對(duì)于多輸出函數(shù)需要提取、利用公共的與

17、項(xiàng)，涉及的軟件算法比較復(fù)雜，尤其是多輸入和多輸出的邏輯函數(shù)，處理上更加困難。此外，PLA的兩個(gè)陣列均可編程，不可避免地使編程后器件的運(yùn)行速度下降，在一定程度上限制了PLA的使用。3可編程陣列邏輯（PAL）為了改進(jìn)PLA器件軟件算法過于復(fù)雜的缺點(diǎn)，又設(shè)計(jì)了另一種可編程器件，即PAL。PAL的結(jié)構(gòu)與PLA相似，但是其或陣列是固定的，只有與陣列可編程。PAL的結(jié)構(gòu)如圖3-6所示。圖3-6 PAL的內(nèi)部結(jié)構(gòu)示意圖與陣列可編程、或陣列固定的結(jié)構(gòu)避免了PLA存在的軟件算法復(fù)雜問題，運(yùn)行速度也有所提高。從PAL的結(jié)構(gòu)可知，各個(gè)邏輯函數(shù)輸出化簡，不必考慮公共的乘積項(xiàng)。送到或門的乘積項(xiàng)數(shù)目是固定的，大大簡化了設(shè)

18、計(jì)算法，同時(shí)也使單個(gè)輸出的乘積項(xiàng)數(shù)量有限。但是，為適應(yīng)不同應(yīng)用的需要，PAL的輸出I/O結(jié)構(gòu)很多，往往一種結(jié)構(gòu)方式就有一種PAL器件。設(shè)計(jì)者在設(shè)計(jì)不同功能的電路時(shí)，要采用不同輸出I/O結(jié)構(gòu)的PAL器件，使得PAL器件種類變得十分豐富，同時(shí)也帶來了使用、生產(chǎn)上的不便。此外，PAL一般采用熔絲工藝生產(chǎn)，一次性編程，修改不方便?，F(xiàn)在，PAL也已被淘汰，在中小規(guī)模可編程應(yīng)用領(lǐng)域，PAL已被GAL取代。4通用陣列邏輯（GAL）1985年，美國Lattice公司在PAL的基礎(chǔ)上，設(shè)計(jì)出了GAL器件。首次在PLD上采用了E2PROM工藝，使得GAL具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了熔絲型可編程器件的重復(fù)可編程問題。GAL在與