在低成本FPGA中實現(xiàn)動態(tài)相位調(diào)整

1、在低成本 FPGA中實現(xiàn)動態(tài)相位調(diào)整在 FPGA中，動態(tài)相位調(diào)整 (DPA)主要是實現(xiàn) LVDS接口接收時對時鐘和數(shù)據(jù)通道的相位補償，以達到正確接收的目的。 ALTERA的高端 FPGA，如 STRATIX(r) 系列中自帶有 DPA電路，但低端的 FPGA，如 CYCLONE(r)系列中是沒有的。本文主要闡述如何在低端 FPGA中實現(xiàn)這個 DPA的功能。實現(xiàn)架構(gòu)在 LVDS輸入接收時，時鐘和數(shù)據(jù)的相位可能是不確定的，因此我們需要將時鐘的相位作出調(diào)整，使得時鐘能穩(wěn)定的采集到輸入數(shù)據(jù)。工作的核心就是用鎖相環(huán) PLL 的相位調(diào)整功能，產(chǎn)生若干個時鐘的不同相位，看哪些相位能準確的采集到輸入數(shù)據(jù)，然后

2、取窗口中間的一個時鐘相位，作為正常工作時的采樣時鐘。比如通過 PLL 產(chǎn)生 0， 45，90，135， ， 315 度 8 個相移的時鐘，如果0，45，90 度相移的時鐘能正確采樣到輸入，那么最后選取中間相位，即 45 度的時鐘作為采樣時鐘。這樣接口上具有最大的時序裕量，從而保證鏈路的可靠性。圖 1 為這個設計的基本結(jié)構(gòu)，通過 PLL 調(diào)整相位的接口，產(chǎn)生了時鐘的不同相位來采集數(shù)據(jù)，最后選擇一個最合適的相位。CYCLONE系列的 PLL的相位調(diào)整接口時序如圖2 所示，當用戶邏輯控制phasestep, phasecounterselect與 phaseupdown信號時， PLL 的輸出時鐘就

3、改變一次相位。在QII 生成 PLL 時，用戶必須選上create optional inputsC0for dynamic phase reconfigure示。另外必須在output clock tab，否則缺省是不會有這些管腳的，如圖中寫入 phase shift step resolution3 所的值，這樣才能確定每次相位調(diào)整的步長。應用實例本例中的參考設計采用 CYCLONE3器件，與 ADI 公司的 ADS5277接口，已經(jīng)在硬件上測試過，證明是有效的。 ADS5277是一款 8 通道高速 ADC芯片，主要用于超聲設備以及測試設備中。圖 4 是該參考設計電路框圖。ADS5277送

4、到 FPGA的是一個 192MHz的時鐘， 8 路 LVDS數(shù)據(jù)，速率是384Mbps。上電復位后 ADS5277發(fā)送的數(shù)據(jù)是 0101010101 ， FPGA啟動DPA電路，準確確定時鐘相位后再通過控制信號，使得 ADS5277發(fā)送000000111111 這樣的 PATTERN， FPGA可以確定字的邊界，這一步成功以后， FPGA就可以通過控制信號讓 ADS5277發(fā)送正常工作時的數(shù)據(jù)，因為經(jīng)過了時鐘相位調(diào)整這一過程，以后的數(shù)據(jù)采樣是非常穩(wěn)定的，不會受到溫度電壓變化來的影響。當然這個設計可以和所有 LVDS發(fā)送芯片接口，并不只限于 ADS5277。甚至可以應用于 ALTERA高端 FPGA中，比如 STRATIX4的帶有 DPA專用電路的管腳只分布在左右 BANK，而用到這個設計的話，上下 BANK的 IO 也能使用。 DPA設計所消耗的邏輯資源是非常小的