電大新版電工電子技術(shù)形成性考核作業(yè)四及答案

1、電工電子技術(shù)形成性考核冊參考答案電工電子技術(shù)作業(yè)4一、單項選擇題1、邏輯函數(shù)表示方法中具有唯一性的是（ A ）。 A.真值表 B.表達式 C.邏輯圖 D.卡諾圖2、下列器件中，屬于組合邏輯電路的是（ B ）。 A.加法器和計數(shù)器 B.編碼器和數(shù)據(jù)選擇器C.譯碼器和寄存器 D.計數(shù)器和定時器3、二進制計數(shù)器的計數(shù)長度為16，利用置數(shù)功能，可構(gòu)成長度為（ A ）的其他進制計數(shù)器。 A.小于16 B.大于16 C.等于16 D.任意4、D/A轉(zhuǎn)換器，其分辨率數(shù)值（ C ），分辨能力（ C ），且分辨率與滿刻度輸出電壓（ C ）。 A.越大，越高，有關(guān) B. 越小，越低，有關(guān)C.越小，越高，無關(guān) D.

2、 越小，越低，無關(guān)二、判斷題1、數(shù)字電路中某器件管腳的高、低電位，只能與邏輯代數(shù)中的邏輯變量值1、0相對應(yīng)。（ ）2、在門電路器件中，“74”指該器件為TTL電路類型、“40”指該器件為CMOS電路類型。（ ）3、時序電路工作特點是：任意時刻的輸出狀態(tài)，不僅取決于當(dāng)前輸入，而且與前一時刻的電路狀態(tài)有關(guān)。（ ）4、555定時器，常用于模擬與數(shù)字混合使用的場合，其應(yīng)用范圍是對波形進行整形。（ ）三、簡答題1. 對于或門、或非門，它們的多余輸入端應(yīng)當(dāng)如何處理？對于與門、與非門，它們的多余輸入端又應(yīng)當(dāng)如何處理？對于CMOS電路多余輸入端是否不允許懸空？答：對于或門、或非門電路，它們的多余輸入端應(yīng)當(dāng)接低

3、電位；與門、與非門，多余輸入端應(yīng)當(dāng)接高電位。（對于TTL電路輸入端懸空相當(dāng)于高電位）CMOS電路輸入端不允許懸空。2. 組合邏輯電路的邏輯功能和電路結(jié)構(gòu)的特點是什么？答：組合邏輯電路的特點是：從邏輯功能上看：輸出只與當(dāng)時輸入的邏輯值有關(guān)，而與該時刻之前的輸入及電路狀態(tài)均無關(guān)，或稱其沒有記憶功能。從電路結(jié)構(gòu)上看，構(gòu)成組合邏輯電路的各門電路之間沒有反饋環(huán)路。3. 主從型JK觸發(fā)器，在CP上升沿的作用下，其動作有何特點？答：主從型觸發(fā)器，又稱為電位觸發(fā)型方式，其動作特點是：時鐘CP上升沿到來前一刻瞬間，J、K接收輸入信號，并要求在CP=1期間，輸入狀態(tài)保持穩(wěn)定。時鐘下降沿到來后產(chǎn)生輸出。4. 邊沿型

4、JK觸發(fā)器，在CP脈沖信號的作用下，其動作有何特點？（分為負邊沿、正邊沿兩種情形）答：負邊沿型（下降沿觸發(fā)型）：CP下降沿到來的前一刻瞬間，J、K接收輸入；CP下降沿到來后產(chǎn)生輸出。正邊沿型（上升沿觸發(fā)型）：CP上升沿到來前一刻瞬間，J、K接收輸入；CP上升沿到來后產(chǎn)生輸出。三、 綜合題 1. 一個三位二進制數(shù)碼由高位至低位分別送至電路的三個輸入端，要求三位數(shù)碼中有奇數(shù)個1時，電路輸出為1，否則為0。試畫出邏輯圖。解：（1）根據(jù)提出的邏輯功能要求，列出真值表如下表。 A B C F 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0

5、1 0 0 1（2）根據(jù)真值表列寫出函數(shù)表達式 F= =上式中=所以 F= =BAC（3） 畫邏輯圖由表達式可畫出邏輯圖如下圖所示，它由兩個異或門構(gòu)成。A=1=1FBC3.分析圖1組合邏輯電路，寫出邏輯函數(shù)FI、F2、F3、的表達式，并指出其邏輯功能。解：F1=A.B F3=A.B F2=AB+AB 其邏輯功能是實現(xiàn)兩個一位二進制數(shù)的比較功能。5.由中規(guī)模計數(shù)器74161構(gòu)成的計數(shù)電路如下圖所示。設(shè)計數(shù)器的初態(tài)為0，即QDQCQBQA=0000，（1）繪出其計數(shù)狀態(tài)圖，（2）分析其計數(shù)長度是多少？解：設(shè)計數(shù)器的初態(tài)為0，即QDQCQBQA=0000，繪出其計數(shù)狀態(tài)圖如下 0000->0001->0010->0011->0100->0101->0110->01