2012聯(lián)發(fā)科數(shù)字IC設(shè)計筆試題

1、精選優(yōu)質(zhì)文檔-傾情為你奉上2012數(shù)字IC設(shè)計第一波筆試題 一、 請寫出unix系統(tǒng)下創(chuàng)建文件夾、刪除文件夾、XX、XX和XX操作的命 令。 因為這道題本人完全不會，所以基本上就瞅了一眼，后面幾個就不清楚了，但是可以肯定的是都是很基本的操作(*_*)。 二、 簡答題 （1） 請解釋Latch與flip-flop的區(qū)別； 關(guān)于latch的討論 latch和flip-flop都是時序邏輯，區(qū)別為：latch同其所有的輸入信號相關(guān)，當輸入信號變化時latch就變化，沒有時鐘端；flip-flop受時鐘控制，只有在時鐘觸發(fā)時才采樣當前的輸入，產(chǎn)生輸出。當然因為二者都是時序邏輯，所以輸出不但同當前的輸入

2、相關(guān)還同上一時間的輸出相關(guān) latch缺點： 1、沒有時鐘端，不受系統(tǒng)同步時鐘的控制，無法實現(xiàn)同步操作； 2、對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生； 在xilinx和altera器件的slice和LE中都能夠同時支持生產(chǎn)d-latch和d-ff，在這一層面上二者有什么區(qū)別暫時沒有想到。如果使用門電路來搭建latch和ff，則latch消耗的門資源比ff要少，這是latch比ff優(yōu)越的地方。 latch的最大缺點就是沒有時鐘端，和當前我們盡可能采用時序電路的設(shè)計思路不符。 latch是電平觸發(fā)，相當于有一個使能端，且在激活之后（在使能電平的時候）相當于導(dǎo)線了，隨輸出而變化

3、，在非使能狀態(tài)下是保持原來的信號，這就可以看出和flip-flop的差別，其實很多時候latch是不能代替ff的 1.latch對毛刺敏感 2.在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現(xiàn) 3.latch將靜態(tài)時序分析變得極為復(fù)雜 4.目前l(fā)atch只在極高端電的路中使用，如intel 的P4等CPU。 FPGA中有l(wèi)atch單元，寄存器單元就可以配置成latch單元，在xilinx v2p的手冊將該單元成為register/latch單元，附件是xilinx半個slice的結(jié)構(gòu)

4、圖。其它型號和廠家的FPGA沒有去查證 （2） 請解釋阻塞賦值和非阻塞賦值的區(qū)別；（8樓buffon同學(xué)補充的哈） 阻塞賦值操作符用等號(即 = )表示。為什么稱這種賦值為阻塞賦值呢？這是因為在賦值時先計算等號右手方向（RHS）部分的值，這時賦值語句不允許任何別的Verilog語句的干擾，直到現(xiàn)行的賦值完成時刻，即把RHS賦值給 LHS的時刻，它才允許別的賦值語句的執(zhí)行。一般可綜合的阻塞賦值操作在RHS不能設(shè)定有延遲，(即使是零延遲也不允許)。從理論上講，它與后面的賦值語句只有概念上的先后，而無實質(zhì)上的延遲。 阻塞賦值的執(zhí)行可以認為是只有一個步驟的操作： 計算RHS并更新LHS，此時不能允許有

5、來自任何其他Verilog語句的干擾。 所謂阻塞的概念是指在同一個always塊中，其后面的賦值語句從概念上（即使不設(shè)定延遲）是在前一句賦值語句結(jié)束后再開始賦值的。 非阻塞賦值操作符用小于等于號 (即 = )表示。為什么稱這種賦值為非阻塞賦值？這是因為在賦值操作時刻開始時計算非阻塞賦值符的RHS表達式，賦值操作時刻結(jié)束時更新LHS。在計算非阻塞賦值的RHS表達式和更新LHS期間，其他的Verilog語句，包括其他的Verilog非阻塞賦值語句都能同時計算RHS表達式和更新LHS。非阻塞賦值允許其他的Verilog語句同時進行操作。非阻塞賦值的操作可以看作為兩個步驟的過程：在賦值時刻開始時，計算

6、非阻塞賦值RHS表達式。 在賦值時刻結(jié)束時，更新非阻塞賦值LHS表達式。 非阻塞賦值操作只能用于對寄存器類型變量進行賦值，因此只能用在initial塊和always塊等過程塊中。非阻塞賦值不允許用于連續(xù)賦值。 在編程時應(yīng)該注意以下問題： 時序電路建模時，用非阻塞賦值。 鎖存器電路建模時，用非阻塞賦值。 用always塊建立組合邏輯模型時，用阻塞賦值。 在同一個always塊中建立時序和組合邏輯電路時，用非阻塞賦值。 在同一個always塊中不要既用非阻塞賦值又用阻塞賦值。 不要在一個以上的always塊中為同一個變量賦值。 用$strobe系統(tǒng)任務(wù)來顯示用非阻塞賦值的變量值 在賦值時不要使用

7、#0 延遲（3） 請解釋setup time 和 hold time 之間的區(qū)別； Setup time 是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間- Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 hold time 是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。（4） XXX （5） XXX 這里邊的好多題里邊的術(shù)語沒見過，或者說沒印象了，也屬于想做都

8、沒法下手的，所以也沒花太多時間，請大家參加過的補充下嘛。 三、 下圖是一個4位右移寄存器，0時刻的初始狀態(tài)為0110，請寫出5個時 刻后的輸出。（這是問哦唯一會的一道題，可是只有5分b）四、 關(guān)于防抖動電路。輸入信號pai_in連續(xù)四次穩(wěn)定在同一電平是，則對其 進行采樣，否則輸入無效。（1） 用VHDL或Verilog描述該邏輯電路； （2） 給定各器件的時延，求系統(tǒng)運行的最大頻率，并給出簡要計算步驟。其中 setup time 等于0.5ns，hold time 等于0s，D1、D2、D3、D4的延時分別為2ns、2ns、1ns、1ns。（其他器件的最小延時和最大延時分別是表格給出的，記不清

9、咯，不過大多數(shù)器件的最小延時都是1ns，這個歡迎大家補名詞解釋，請寫出下列簡寫的英文全名或中文意義。ECO: Engineering Change Order(工程設(shè)計更改)DFM: Design for manufacturability(可制造性設(shè)計)AMBA: Advanced Microcontroller Bus Architecture(先進的微控制總線構(gòu)架)DLL: Delay Locked Loop(數(shù)字延遲鎖相環(huán))BIST: Built-in Self Test(內(nèi)建自測)LDPC: Low Density Parity Check Codes(低密度奇偶校驗碼)DCT: D

10、iscrete Cosine Transform(離散余弦變換)STA: Static Timing Analysis(靜態(tài)時序分析)CRC: Cyclic Redundancy Check(循環(huán)冗余校驗碼)2、請用流程圖的方式簡述數(shù)字ASIC設(shè)計流程以及相應(yīng)的工具。功能要求行為設(shè)計 行為仿真綜合、優(yōu)化網(wǎng)表時序仿真布局布線版圖后仿真流片典型ASIC設(shè)計具有下列相當復(fù)雜的流程：u結(jié)構(gòu)及電氣規(guī)定。uRTL級代碼設(shè)計和仿真測試平臺文件準備。u為具有存儲單元的模塊插入BIST。u為了驗證設(shè)計功能，進行完全設(shè)計的動態(tài)仿真。u設(shè)計環(huán)境設(shè)置。包括使用的設(shè)計庫和其他一些環(huán)境變量。使用Design Compil

11、er工具，約束和綜合設(shè)計，并且加入掃描鏈（或者JTAG）。u使用自帶靜態(tài)時序分析器，進行模塊靜態(tài)時序分析。u使用Formality工具，進行RTL級和綜合后門級網(wǎng)表的Formal Verification。u版圖布局布線之前，使用Prime Time工具進行整個設(shè)計的靜態(tài)時序分析。u將時序約束前標注到版圖生成工具。u時序驅(qū)動的單元布局，時鐘樹插入和全局布線。u將時鐘樹插入到DC的原始設(shè)計中。u使用Formality，對綜合后網(wǎng)表和插入時鐘樹網(wǎng)表Formal Verification。u從全局布線后的版圖中提取出估算的時間延時信息。u將估算的時間延時信息反標注到Design Compiler或者

12、Prime Time。u在Prime Time中靜態(tài)時序分析。u在Design Compiler中進行設(shè)計優(yōu)化。u設(shè)計的詳細布線。u從詳細布線設(shè)計中提取出實際時間延時信息。u將提取出的實際時間延時信息反標注到Design Compiler或者Prime Time中。u在Prime Time進行版圖后的靜態(tài)時序分析。u在Design Compiler中進行設(shè)計優(yōu)化（如需要）。u進行版圖后帶時間信息的門級仿真。uLVS和DRC驗證，然后流片。3、a數(shù)字電路的靜態(tài)功耗和動態(tài)功耗有哪幾部分構(gòu)成？與哪些因素有什么關(guān)系。b閾值電壓Vt對靜態(tài)功耗有什么影響？對電路速度有什么影響？請闡述動態(tài)時序和靜態(tài)時序分析

13、的區(qū)別和各自的作用。動態(tài)功耗：主要是指晶體管開關(guān)狀態(tài)變換產(chǎn)生的開關(guān)功耗，還包括輸出電壓轉(zhuǎn)換的過程中NMOS和PMOS同時導(dǎo)通造成的短路電流功耗。與電源電壓的平方，以及總負載電容，時鐘頻率，動態(tài)轉(zhuǎn)換因子的大小成正比。靜態(tài)功耗：即晶體管狀態(tài)穩(wěn)定不變時的功耗，包括：亞閾漏電流功耗，多晶硅柵漏電流功耗，PN結(jié)反偏漏電流功耗。與電源電壓成成正比，與閾值電壓成指數(shù)關(guān)系。提高閾值電壓Vt可以有效地降低靜態(tài)功耗。但提高閾值電壓，電路的速度會降低。動態(tài)時序分析的時序確認通過仿真實現(xiàn)，分析的結(jié)果完全依賴于驗證工程師所提供的激勵。不同激勵分析的路徑不同，也許有些路徑（比如關(guān)鍵路徑）不能覆蓋到，當設(shè)計規(guī)模很大時，動態(tài)

14、分析所需要的時間、占用的資源也越來越大。靜態(tài)時序分析根據(jù)一定的模型從網(wǎng)表中創(chuàng)建無向圖，計算路徑延遲的總和，如果所有的路徑都滿足時序約束和規(guī)范，那么認為電路設(shè)計滿足時序約束規(guī)范。靜態(tài)時序分析的方法不依賴于激勵，且可以窮盡所有路徑，運行速度很快，占用內(nèi)存很少。它完全克服了動態(tài)時序驗證的缺陷，適合大規(guī)模的電路設(shè)計驗證。對于同步設(shè)計電路，可以借助于靜態(tài)時序分析工具完成時序驗證的任務(wù)。4、a解釋setup time和hold time的定義。b如果一個電路中的某個time path有setup time violation。請問升高或降低這個電路的頻率對這個violation有什么影響？升高或降低這個電路的電壓會有什么影響？c.如果一個電路中的某個time path有hold time violation。請問升高或降低這個電路的頻率對這個violation有什么影響？升高或降低這個電路的電壓會有什么影響？?？碱}！5、畫出的CMOS電路圖。6、畫出一下RTL code對應(yīng)的門級電路圖，請使用最少的門。并且只能使用與門and，或門or和非門not。a是2-bit輸入，b是1-bit輸入，c是1-bit輸出。case(a1:0)2h0:d = b;2h1:d = c;2h2:d = 1b1;2h3:d = 1b0;Endcase這題大家自己