半導(dǎo)體集成電路復(fù)習(xí)題及答案

1、第8章 動(dòng)態(tài)邏輯電路填空題1、對于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的 ,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的 。  【答案：NMOS, PMOS,  NOMS】2、對于一個(gè)級(jí)聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有 跳變，對 PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入 。  【答案：】解答題1、從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。  【答案：】 圖A是CMOS靜態(tài)邏輯電路

2、。圖B是CMOS動(dòng)態(tài)邏輯電路。2電路完成的均是NAND的邏輯功能。圖B的邏輯部分電路使用了2個(gè)MOS管，圖A使用了4個(gè)MOS管，由此可以看出動(dòng)態(tài)組合邏輯電路的規(guī)模為靜態(tài)電路的一半。圖B的邏輯功能部分全部使用NMOS管，圖A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，說明動(dòng)態(tài)組合邏輯電路的速度高于靜態(tài)電路。2、分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,說明其特點(diǎn)。  【答案：】 該電路可以完成OUT=AB的與邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp,這個(gè)MOS管起到了電荷保持電路的作用，解決了一般動(dòng)態(tài)組合邏

3、輯電路存在的電荷泄漏的問題。3、分析下列電路的工作原理，畫出輸出端OUT的波形。  【答案：】 答案：4、結(jié)合下面電路，說明動(dòng)態(tài)組合邏輯電路的工作原理。  【答案：】 動(dòng)態(tài)組合邏輯電路由輸出信號(hào)與電源之間插入的時(shí)鐘信號(hào)PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)與地之間插入的時(shí)鐘信號(hào)NMOS組成。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，PMOS導(dǎo)通，OUT被拉置高電平。此時(shí)電路處于預(yù)充電階段。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，PMOS截至，電路與VDD的直接通路被切斷。這時(shí)NOMS導(dǎo)通，當(dāng)邏輯網(wǎng)處于特定邏輯時(shí)，電路輸出OUT被接到地，輸出低電平。否則，輸出OUT仍保持原狀態(tài)高電平不變。例如此電路

4、，NMOS網(wǎng)構(gòu)成邏輯網(wǎng)中A與C,或B與C同時(shí)導(dǎo)通時(shí)，可以構(gòu)成輸出OUT到地的通路，將輸出置為低電平。第7章 傳輸門邏輯填空題1、寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)：（1） ，缺點(diǎn)： ；（2） ，缺點(diǎn)： ；（3） ，缺點(diǎn)： 。  【答案：NMOS傳輸門，不能正確傳輸高電平，PMOS傳輸門，不能正確傳輸?shù)碗娖剑珻MOS傳輸門，電路規(guī)模較大。】2、傳輸門邏輯電路的振幅會(huì)由于 減小，信號(hào)的 也較復(fù)雜，在多段接續(xù)時(shí)，一般要插入 。  【答案：閾值損失，傳輸延遲，反相器?！?、一般的說，傳輸門邏輯電路適合 邏輯的電路。比如常用的 和 。  【答案：異或，加法器，多路選擇

5、器】解答題1、分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用。  【答案：】 根據(jù)真值表可知，電路實(shí)現(xiàn)的是OUT=AB的與門邏輯，方塊標(biāo)明的MOS管起到了電荷保持電路的功能。2、根據(jù)下面的電路回答問題： 分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路的什么問題？  【答案：】 當(dāng)傳輸高電平時(shí)，節(jié)點(diǎn)n1電位升高，當(dāng)電位大于反向器IV1的邏輯閾值時(shí)，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到VDD。當(dāng)傳輸?shù)碗娖綍r(shí)，節(jié)點(diǎn)n1電位較低，當(dāng)電位小于反向器IV1的邏輯閾值時(shí)，反向器輸

6、出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。說明B部分電路具有電荷保持電路的功能。設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的問題。3、根據(jù)下面的電路回答問題。已知電路B點(diǎn)的輸入電壓為2.5V，C點(diǎn)的輸入電壓為0V。當(dāng)A點(diǎn)的輸入電壓如圖a時(shí)，畫出X點(diǎn)和OUT點(diǎn)的波形，并以此說明NMOS和PMOS傳輸門的特點(diǎn)。  【答案：】   由此可以看出，NMOS傳輸門電路不能正確傳輸高電平，PMOS傳輸門電路不能正確傳輸?shù)碗娖健?、寫出邏輯表達(dá)式C=A B的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。  

7、;【答案：】 第6章 CMOS靜態(tài)邏輯門解答題1、畫出F=AB的CMOS組合邏輯門電路  【答案：】 2、用CMOS組合邏輯實(shí)現(xiàn)全加器電路  【答案：】 全加器的求和輸出Sum和進(jìn)位信號(hào)Carry表示為三個(gè)輸入信號(hào)A、B、C的函數(shù)：       Sum=ABC=Carry(A+B+C)+ABC       Carry=(A+B)C+AB3、畫出F= 的CMOS組合邏輯門電路，并計(jì)算該復(fù)合邏輯門的驅(qū)動(dòng)能力  【答案：】

8、 4、簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成  【答案：】 CMOS靜態(tài)邏輯門的功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗幾乎為0。但對于深亞微米器件，存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極擴(kuò)散結(jié)漏電流。動(dòng)態(tài)功耗包括短路電流功耗，即切換電源時(shí)地線間的短路電流功耗和瞬態(tài)功耗，即電容充放電引起的功耗兩部分。5、降低電路的功耗有哪些方法  【答案：】 電路的功耗主要由動(dòng)態(tài)功耗決定，而動(dòng)態(tài)功耗取決于負(fù)載電容、電源電壓和時(shí)鐘頻率，所以減少負(fù)載電容，降低電源電壓，降低開關(guān)活動(dòng)性是有效降低電路功耗的方法。第5章MOS反相器解答題1、請給出N

9、MOS晶體管的閾值電壓公式，并解釋各項(xiàng)的物理含義及其對閾值大小的影響（即各項(xiàng)在不同情況下是提高閾值還是降低閾值）。  【答案：】 2、什么是器件的亞閾值特性，對器件有什么影響  【答案：】 器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)Vgs<Vth時(shí)MOS器件仍然有一個(gè)弱的反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。      影響：亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量損耗可能使存儲(chǔ)信息改變，使電路不能正常工作。3、MOS晶體

10、管的短溝道效應(yīng)是指什么，其對晶體管有什么影響  【答案：】 短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長度變短到可以與源漏的耗盡層寬度相比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象      影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達(dá)到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。4、請以PMOS晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對PMOS晶體管閾值電壓和漏源電流的

11、影響  【答案：】 對于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯底偏壓 ，此時(shí)不存在襯偏效應(yīng)。而當(dāng)PMOS中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)，襯底偏壓 >0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應(yīng)。       影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。5、什么是溝道長度調(diào)制效應(yīng)，對器件有什么影響  【答案：】 MOS晶體管存在速度飽和效應(yīng)。器件工作時(shí)，當(dāng)漏源電壓增

12、大時(shí)，實(shí)際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應(yīng)稱為“溝道長度調(diào)制效應(yīng)”。      影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。6、為什么MOS晶體管會(huì)存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）  【答案：】 晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），

13、其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7、考慮一個(gè)電阻負(fù)載反相器電路：VDD=5V，KN=20uA/V2 ，VT0=0.8V，RL=200K，W/L=2。計(jì)算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。  【答案：】 8、設(shè)計(jì)一個(gè)VOL=0.6V的電阻負(fù)載反相器，增強(qiáng)型驅(qū)動(dòng)晶體管VT0=1V， VDD=5V 1）求VIL和VIH 2）求噪聲容限VNML和VNMH  【答案：】 9、采用MOSFET作為nMOS反相器的負(fù)載器件有哪些優(yōu)點(diǎn)  【答案：】 采用負(fù)載電阻

14、會(huì)占用大量的芯片面積，而晶體管占用的硅片面積通常比負(fù)載電阻小，并且有源負(fù)載反相器電路比無源負(fù)載反相器有更好的整體性能。10、什么是CMOS電路？簡述CMOS反相器的工作原理及特點(diǎn)  【答案：】 CMOS電路是指由NMOS 和PMOS所組成的互補(bǔ)型電路。對于CMOS反相器，Vin=0時(shí)，NMOS截止，PMOS導(dǎo)通，Vout=VOH=VDD；Vin= VDD時(shí)， NMOS導(dǎo)通，PMOS截止，Vout=VOL=0。高低輸出電平理想，與兩管無關(guān)。從對CMOS反相器工作原理的分析可以看出，在輸入為0或VDD時(shí)，NMOS 和PMOS總是一個(gè)導(dǎo)通，一個(gè)截止，沒有從VDD到VSS的直流通路

15、，也沒有電流流入柵極，因而其靜態(tài)電流和功耗幾乎為0。這也是CMOS電路最大的特點(diǎn)。第4章TTL電路解答題1、名詞解釋電壓傳輸特性 開門/關(guān)門電平 邏輯擺幅 過渡區(qū)寬度 輸入短路電流 輸入漏電流靜態(tài)功耗  【答案：】 電壓傳輸特性：指電路的輸出電壓VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。 開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時(shí)的最小輸入高電平(VON)；關(guān)門電平VILmax-為保證輸出為額定高電平時(shí)的最大輸入低電平(VOFF)。邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。過渡區(qū)寬度：輸出不確定區(qū)

16、域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。 輸入短路電流IIL-指電路被測輸入端接地，而其它輸入端開路時(shí)，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。2、分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)  【答案：】 當(dāng)輸入端的信號(hào)，有任何一個(gè)低電平時(shí)：Q1飽和區(qū)   

17、0;  Q2 截至區(qū)        Q3飽和區(qū)         Q4截至區(qū)當(dāng)輸入端的信號(hào)全部為高電平時(shí)：Q1反向區(qū)       Q2飽和區(qū)        Q3飽和區(qū)         Q4飽和區(qū)4、兩管與非門有哪些缺點(diǎn)，四管及五管與

18、非門的結(jié)構(gòu)相對于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)  【答案：】 兩管與非門： 輸出高電平低，瞬時(shí)特性差。四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3-D  ，由于D是多子器件，他會(huì)使Tplh明顯下降。D還起到了點(diǎn)評位移作用，提高了輸出電平。五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)，Q4也起到點(diǎn)評位移作用，達(dá)林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負(fù)載能力和輸出電平。5、相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進(jìn)部分是如何

19、工作的  【答案：】 六管單元用有源泄放回路RB-RC-Q6代替了R3由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入Q5的基極，是他們幾乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)Q5飽和后Q6將會(huì)替它分流，限制了Q5的飽和度提高了電路速度。在截至?xí)rQ6只能通過電阻復(fù)合掉存儲(chǔ)電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6、為什么TTL與非門不能直接并聯(lián)  【答案：】 當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出低電平的管子燒壞。并會(huì)使數(shù)出低電平抬高，容易造成邏輯混亂。7、OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會(huì)出現(xiàn)TTL與非門并聯(lián)的問題  【答案：】 去掉TTL門的高電平的驅(qū)動(dòng)級(jí)，oc門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會(huì)出此案大電流灌入，Q5不會(huì)使輸出低電平上升造成邏輯混亂。第1章 集成電路的基本制造工藝解答題1、四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用  【答案：】 減