用VerilogHDL設(shè)計可辨別相位模糊的巴克碼識別器

1、用VerilogHDL設(shè)計可辨別相位模糊的巴克碼識別器             用VerilogHDL設(shè)計可辨別相位模糊的巴克碼識別器 張偉 (解放軍理工大學(xué)通信工程學(xué)院江蘇南京210007)摘要：使用Verilog語言描述了可辨別2PSK相位模糊的巴克碼識別器，給出了時序仿真波形，并探討了完整幀同步電路的實現(xiàn)方法。關(guān)鍵詞：幀同步；巴克碼；VerilogHDL；軟核 Implementation of a Baker Code Identifier with VerilogH

2、DL ZHANG Wei (College of Communication Engineering，PLA ScienceTechnology University，Nanjing，210007，China)Abstract：This article propose a Verilog discription of a frame synchronization circuit which can identify the phase blur of the2PSK receiverKeywords：frame synchronization；baker code；VerilogHDL；so

3、ft core數(shù)字通信系統(tǒng)中的信息碼流總是把碼元組成一個個碼組來傳送，因此接收信息時必須知道這些碼組的起止時刻。幀同步的任務(wù)就是在接收端產(chǎn)生與這些碼組起止時刻相一致的定時脈沖序列1。巴克碼是連貫式插入法1實現(xiàn)幀同步時常用的碼組。VerilogHDL與VHDL都是IEEE標(biāo)準(zhǔn)的硬件描述語言，兩者各有千秋，都能實現(xiàn)自頂向下的設(shè)計方法，單就語法的簡潔和靈活程度來說，Verilog更勝一籌。1連貫式插入法實現(xiàn)幀同步連貫式插入法就是在每幀的開頭集中插入特殊的同步碼組，該特殊碼組要求具有尖銳單峰特性的局部自相關(guān)函數(shù)，另外識別器應(yīng)盡量簡單。對一個n位的序列x1，x2，xn，其局部自相關(guān)函數(shù) 表達(dá)式為：可見巴

4、克碼具有尖銳單峰特性，在此基礎(chǔ)上巴克碼識別器是比較容易實現(xiàn)的。以7 b巴克碼為例，文獻(xiàn)1，2均給出了用7級移位寄存器、加法器、判決器組成的7 b巴克碼識別器，如圖1所示。該識別器的行為可描述為：當(dāng)寄 存器內(nèi)的碼元與對應(yīng)的巴克碼元相同時，加法器加1，反之加法器減1，并將結(jié)果與設(shè)定的門限比較輸出示位脈沖。2用巴克碼辨別2PSK接收的相位模糊2PSK解調(diào)時本地載波可能會有“相位模糊”問題從而導(dǎo)致“反相工作”，而2DPSK雖然解決了反相工作問題，但是需要較高的信噪比，而且會造成誤碼擴散，不利于前向糾錯2，3。所以只要解決了相位模糊問題，2PSK在功率利用和可靠性方面具有優(yōu)勢。當(dāng)2PSK接收系統(tǒng)反相工作

5、時，接收的碼元與實際碼元相反，只需簡單地將寄存器中的數(shù)據(jù)取反后送入另一組相加判決器，就能得到反相工作時的幀同步示位脈沖。正相與反相示位脈沖不可能同時出現(xiàn)，據(jù)此可以辨別出現(xiàn)相位模糊與否。上述方法雖簡單，但需兩組相加判決器，巴克碼較長時，耗費資源較多。實際上巴克碼前后都有隨機的信息碼，所以圖1電路計算的并不是局部自相關(guān)函數(shù)值，但仍可識別巴克碼2。對圖1電路進(jìn)一步分析，發(fā)現(xiàn)當(dāng)反相的7 b巴克碼全部進(jìn)入寄存器時，相加器輸出為：由此可見圖1中的相加器對反相的巴克碼有負(fù)峰值輸出，只需在原電路基礎(chǔ)上增加一個判決器即可得到反相工作時的幀同步脈沖。3巴克碼識別器的實現(xiàn) 電路頂層文件比較簡單，只要描述一個移位寄存

6、器模塊，并調(diào)用devider模塊，此處從略。圖2是相加判決電路的時序仿真圖，由圖可見當(dāng)正、反巴克碼分別全部進(jìn)入寄存器時，電路輸出了相應(yīng)的示位脈沖(目標(biāo)器件：EPF10KLP843；資源耗用：20個邏輯單元，占總數(shù)3)。4對設(shè)計的進(jìn)一步說明(1)為了便于觀察仿真結(jié)果，設(shè)計實現(xiàn)的是5 b巴克 碼識別器，但是用Verilog描述電路時定義了若干參數(shù)，只要修改這幾個參數(shù)就可擴展成7 b，13 b等巴克碼識別器。實際上這就是EDA工程學(xué)中所謂的“軟核”，即對電路參數(shù)化的語言描述。(2)由于電路中各節(jié)點之間的延時不同，導(dǎo)致輸出有毛刺，消除的辦法是用D觸發(fā)器對輸出進(jìn)行同步。(3)需要注意的是，MAXplus

7、自帶的綜合器性能不高，直接用他綜合deviderv文件無法得到預(yù)期的功能。Synplify是性能優(yōu)秀的第三方綜合軟件，本設(shè)計采用他綜合設(shè)計源文件，將生成EDIF的格式文件導(dǎo)入MAXplus作為工程文件編譯適配后再進(jìn)行時序仿真。(4)一個隨機的二進(jìn)制碼流中，可能出現(xiàn)與巴克碼相同的碼組，會被識別器誤認(rèn)為是巴克碼而造成假同步；而由于噪聲的影響引起巴克碼中若干碼元出錯從而識別器沒有識別真正的巴克碼，稱為漏同步。假同步和漏同步的概率取決于判決門限的選取，兩者是矛盾的，即門限的選取不能同時降低這2個概率2。所以完整的幀同步電路，除了巴克碼識別器外，還需一個有限狀態(tài)機(FSM)，該FSM有2個狀態(tài)捕捉態(tài)和維持態(tài)。捕捉態(tài)將門限設(shè)高，并應(yīng)用“孔徑技術(shù)”2降低假同步概率；維持態(tài)認(rèn)為系統(tǒng)已經(jīng)同步，因此降低門限，減少漏同步概率。5結(jié)語本設(shè)計使用Verilog語言描述了一個可辨別相位模糊的巴克碼識別器，采用Synplify軟件綜合、用MAXplus軟件進(jìn)行時序仿真，驗證了設(shè)計的正確性，同時也體現(xiàn)了VerilogHDL的簡潔、靈活等特點。參考文獻(xiàn)1樊昌信，張甫翔，等通信原理M北京：國防工業(yè)出版社，20012沈振元通信系統(tǒng)原理M西安：西安電子科技大學(xué)