定點原碼二位乘法器的設(shè)計

1、課 程 設(shè) 計 報 告課程設(shè)計名稱：計算機(jī)組成原理課程設(shè)計課程設(shè)計題目：定點原碼二位乘法器的設(shè)計院（系）：專 業(yè)：班 級：學(xué) 號：姓 名：指導(dǎo)教師：說明：結(jié)論（優(yōu)秀、良好、中等、及格、不及格）作為相關(guān)教環(huán)節(jié)考核必要依據(jù)；格式不符合要求；數(shù)據(jù)不實,不予通過。報告和電子數(shù)據(jù)必須作為實驗現(xiàn)象重復(fù)的關(guān)鍵依據(jù)。學(xué)術(shù)誠信聲明 本人聲明：所呈交的報告（含電子版及數(shù)據(jù)文件）是我個人在導(dǎo)師指導(dǎo)下獨立進(jìn)行設(shè)計工作及取得的研究結(jié)果。盡我所知，除了文中特別加以標(biāo)注或致謝中所羅列的內(nèi)容以外，報告中不包含其他人己經(jīng)發(fā)表或撰寫過的研究結(jié)果，也不包含其它教育機(jī)構(gòu)使用過的材料。與我一同工作的同學(xué)對本研究所做的任何貢獻(xiàn)均己在報告

2、中做了明確的說明并表示了謝意。報告資料及實驗數(shù)據(jù)若有不實之處，本人愿意接受本教學(xué)環(huán)節(jié)“不及格”和“重修或重做”的評分結(jié)論并承擔(dān)相關(guān)一切后果。 本人簽名: 日期： 年 月 日課程設(shè)計任務(wù)書課程設(shè)計名稱計算機(jī)組成原理課程設(shè)計專業(yè)計算機(jī)科學(xué)與技術(shù)學(xué)生姓名班級學(xué)號題目名稱定點原碼二位乘法器的設(shè)計起止日期2016年01月04日起至2016年01月15日止課設(shè)內(nèi)容和要求：一、課程設(shè)計內(nèi)容采用Xilinx Foundation F3.1可編程器件開發(fā)工具軟件，偉福COP2000實驗箱，設(shè)計并實現(xiàn)定點原碼二位乘法器功能。二、課程設(shè)計要求1采用自上而下的設(shè)計方法，頂層設(shè)計使用原理圖設(shè)計輸入方式；底層設(shè)計輸入方式

3、自行選定；2課程設(shè)計的電路主要應(yīng)包括：ALU、被乘數(shù)寄存器、乘數(shù)寄存器、部分積寄存器、Yi-1YiC組合判別電路、門電路和移位電路等。其中控制信號可用外部開關(guān)或用VHDL語言以控制器方式實現(xiàn)，其它部分可以調(diào)用系統(tǒng)資源庫中的器件；3被乘數(shù)和乘數(shù)皆為八位；4對設(shè)計電路進(jìn)行仿真并驗證其正確性，仿真數(shù)據(jù)由指導(dǎo)教師給出； 5實現(xiàn)編程下載和硬件測試；6獨立設(shè)計、調(diào)試、仿真、下載和硬件測試并通過指導(dǎo)教師現(xiàn)場驗收；7撰寫課程設(shè)計報告。參考資料：1 曹昕燕. EDA技術(shù)實驗與課程設(shè)計M.北京：清華大學(xué)出版社，20062 范延濱.微型計算機(jī)系統(tǒng)原理、接口與EDA設(shè)計技術(shù)M.北京：北京郵電大學(xué)出版社，20063 王

4、愛英.計算機(jī)組成與結(jié)構(gòu)(第4版)M.北京：清華大學(xué)出版社，2006教研室審核意見： 教研室主任簽字：指導(dǎo)教師（簽名）年月日學(xué) 生（簽名）年月日課程設(shè)計總結(jié)：指導(dǎo)教師評語：指導(dǎo)教師(簽字)： 年 月 日課程設(shè)計成績 目 錄第1章 總體設(shè)計方案11.1設(shè)計原理11.2設(shè)計思路31.3設(shè)計環(huán)境3第2章 詳細(xì)設(shè)計方案52.1頂層方案圖的設(shè)計與實現(xiàn)52.2創(chuàng)建頂層圖形設(shè)計文件52.3器件的選擇與引腳鎖定6第3章 功能模塊的設(shè)計與實現(xiàn)73.1控制器模塊的設(shè)計與實現(xiàn)73.2選擇器模塊的設(shè)計與實現(xiàn)73.3乘數(shù)模塊的設(shè)計與實現(xiàn)83.4部分積模塊的設(shè)計與實現(xiàn)93.5原碼兩位乘法器模塊的設(shè)計與實現(xiàn)10第4章 編程下

5、載與硬件測試123.1編程下載123.2硬件測試及結(jié)果分析12參考文獻(xiàn)13-16- 第1章 總體設(shè)計方案第1章 總體設(shè)計方案1.1設(shè)計原理 原碼兩位乘的乘數(shù)和被乘數(shù)用原碼表示，根據(jù)乘數(shù)最后兩位的取值情況，依次求出被乘數(shù)對應(yīng)的4種選擇值，然后與上次部分積相加之后，再對本次得出的部分值右移兩位，循環(huán)執(zhí)行，直至乘數(shù)的高兩位運(yùn)算完成為止。 兩位乘數(shù)共有四種狀態(tài)，對應(yīng)的四種狀態(tài)可得表1.表1.兩位乘數(shù)所對應(yīng)的新的部分積乘數(shù)新的部分積00新的部分積等于原部分積右移兩位01新的部分積等于原部分積加被乘數(shù)后右移兩位10新的部分積等于原部分積加2倍被乘數(shù)后右移兩位11新的部分積等于原部分積加3倍被乘數(shù)后右移兩位

6、表中2倍的被乘數(shù)可通過乘數(shù)將X左移1位得到2X，在機(jī)器內(nèi)通常采用左斜送一位來實現(xiàn)。可是+3X一般不能一次完成，如分成兩次進(jìn)行，又降低了計算速度。解決問題的辦法是：以（4X-X）來代替3X運(yùn)算，在本次運(yùn)算中只執(zhí)行-X，而+4X則歸并到下一步執(zhí)行，此時部分積以右移了兩位，上一步欠下的+4X已變成+X，在實際線路中要用一個觸發(fā)器C來記錄是否欠下+4X，若是，則C變?yōu)?。因此實際操作用三位來控制，由此可得原碼兩位乘法的運(yùn)算規(guī)則如表2.所示。表2.原碼兩位乘的運(yùn)算規(guī)則乘數(shù)判斷位標(biāo)志位操作內(nèi)容000部分積0；右移兩位；C=0010部分積x；右移兩位；C=0100部分積x；右移兩位；C=0110 部分積2x

7、；右移兩位；C=0001 部分積2x；右移兩位；C=0011部分積x；右移兩位；C=1101部分積x；右移兩位；C=1111部分積0；右移兩位；C=1 定點原碼兩位乘例子如下：已知=0.111111，=0.111001=0.111111，=1.000001,=1.111110，=0.111001過程如表3.所示。表3.原碼兩位乘數(shù)值部分的運(yùn)算過程部分積乘數(shù)說明 000.00 00 00 +000.11 11 11 00 11 10 010開始，部分積為0，=0根據(jù)=010，加，保持=0 000.11 11 11 000.00 11 11 +001.11 11 10 110011100右移兩位，

8、得新的部分積，乘數(shù)同時右移兩位根據(jù)“100”加2，保持=0 010.00 11 01 000.10 00 11 +111.00 00 01 1101 11 00 110右移兩位，得新的部分積，乘數(shù)同時右移兩位根據(jù)“110”減，置“1” 111.10 01 00 111.11 10 01 +000.11 11 11 01 1100 01 11 001右移兩位，得新的部分積，乘數(shù)同時右移兩位根據(jù)“001”加，保持置“0” 000.11 10 00 00 01 11形成最終結(jié)果1.2設(shè)計思路 原碼兩位乘法器需要用寄存器實現(xiàn)被乘數(shù)、乘數(shù)、部分積的存放，用ALU實現(xiàn)數(shù)與數(shù)之間的相加，再利用例如門電路、移

9、位電路和組合生成和選擇+0，+X，+2X，+-X補(bǔ)的相關(guān)電路等來對所存放的數(shù)值進(jìn)行操作，從而達(dá)到實驗者想要達(dá)到的目的，近而完成實驗并且達(dá)到實驗要求。采用硬件描述語言進(jìn)行電路設(shè)計并實現(xiàn)給定的功能，設(shè)計的 VHDL程序經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。原碼兩位乘法器的設(shè)計總框圖如圖1.所示；加法器選擇電路控制電路被乘數(shù)模塊乘數(shù)模塊（移位電路）部分積模塊（移位電路）圖1.原碼兩位乘法器的設(shè)計總框圖1.3設(shè)計環(huán)境硬件環(huán)境：偉福COP2000型計算機(jī)組成原理實驗儀、XCV200實驗板、微機(jī)； 偉福的計算機(jī)組成原理實驗儀既可以帶硬件實驗儀進(jìn)行

10、實驗，也可以用集成開發(fā)環(huán)境軟件來模擬模型機(jī)的運(yùn)行。 使用COP2000實驗平臺進(jìn)行FPGA設(shè)計時，需要用到COP2000集成開發(fā)環(huán)境將編譯生成的.bit文件下載到實驗臺的XCV200 FPGA芯片中。EDA環(huán)境：Xilinx Foundation F3.1設(shè)計軟件。Xilinx foundation f3.1是Xilinx公司主要的可編程器件開發(fā)工具，它可用來開發(fā)Xilinx公司的Spar-tan, Virtex, xc3000, xc4000, xc5200系列的FPGA芯片和xc9500系列的CPLD芯片。該平臺功能強(qiáng)大，主要用于百萬邏輯門級的設(shè)計和高速通信內(nèi)核的設(shè)計。利用該系統(tǒng)可完成從設(shè)

11、計構(gòu)想到比特流下載的全部過程。該平臺以工程管理器為主界面，同時集成了Xilinx公司以及其他公司的一些優(yōu)秀軟件。第2章 詳細(xì)設(shè)計方案2.1 頂層方案圖的設(shè)計與實現(xiàn) 頂層方案圖實現(xiàn)原碼兩位乘法器的邏輯功能，采用原理圖設(shè)計輸入方式完成，電路實現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸入輸出信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.2創(chuàng)建頂層圖形設(shè)計文件頂層圖形文件主要由兩個六位輸入，一個脈沖輸入，一個清零輸入和一個使能輸入還有一個十四位輸出模塊組裝而成的一個完整的設(shè)計實體?？衫肵ilinx Foundation F3.1模塊實現(xiàn)頂層圖形文件的設(shè)計，頂層圖

12、形文件結(jié)構(gòu)如圖2.所示。圖2.1 頂層圖形文件結(jié)構(gòu)圖 2.3器件的選擇與引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到Xlinx XCV200芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及Xlinx XCV200芯片引腳對應(yīng)關(guān)系如下： A7：0 B7：0 A7=LOCP094 B7=LOCP079 A6=LOCP095 B6=LOCP080 A5=LOCP096 B5=LOCP081 A4=LOCP095 B4=LOCP082 A3=LOCP100 B3=LOCP084 A2=LOCP101 B2=LOCP085 A1=LOCP102 B1=LOCP086 A0=LOCP103 B0=LOC

13、P087 A0=LOCP073 B0=LOCP072 CLK=LOCP071CLR=LOCP070CE=LOCP066 Q17：0： Q17=LOCP111 Q8=LOCP235 Q16=LOCP110 Q7=LOCP215 Q15=LOCP224 Q6=LOCP216 Q14=LOCP228 Q5=LOCP217 Q13=LOCP229 Q4=LOCP218 Q12=LOCP230 Q3=LOCP220 Q11=LOCP231 Q2=LOCP221 Q10=LOCP232 Q1=LOCP222 Q9=LOCP234 Q0=LOCP223第3章 功能模塊的設(shè)計與實現(xiàn)3.1控制器模塊的設(shè)計與實現(xiàn)

14、（1）創(chuàng)建元件圖形符號 控制器的三個輸入分別為乘數(shù)的兩個低位Y1，Y0和一個脈沖控制端CLK，輸出的為求出的欠位C。（2）原理圖設(shè)計輸入方式（3）功能仿真 對創(chuàng)建的控制器元件進(jìn)行功能仿真，驗證其功能的正確性。3.2選擇器模塊的設(shè)計與實現(xiàn)（1）創(chuàng)建元件圖形符號 選擇器的的六個輸入分別為被乘數(shù)輸入端D7：0，清零端CLR，脈沖端CLK，控制端A0，A1，A2，選擇的結(jié)果用Q7：0表示。（2）原理圖設(shè)計輸入方式（3）功能仿真 對創(chuàng)建的控制器元件進(jìn)行功能仿真，驗證其功能的正確性。輸入被乘數(shù)X，控制端為“011”，輸出為2X，由仿真輸入X=23，得出結(jié)果2X=46結(jié)果正確。3.3乘數(shù)模塊的設(shè)計與實現(xiàn)（1

15、）創(chuàng)建元件圖形符號 乘數(shù)模塊的六個輸入分別為乘數(shù)的輸入C，脈沖控制端CLK，清零端CLR，使能端CE，部分積右移之后的低兩位SIN1，SIN0，輸出為補(bǔ)入部分積低兩位且右移之后的乘數(shù)，乘數(shù)右移兩位之后的低兩位。（2）原理圖設(shè)計輸入方式（3）功能仿真 對創(chuàng)建的控制器元件進(jìn)行功能仿真，驗證其功能的正確性。輸入乘數(shù)，通過部分積的后兩位移進(jìn)，輸出移位過后的新的乘數(shù)再與選擇器中的結(jié)果進(jìn)行運(yùn)算，由圖可知輸出符合移位后的答案。3.4部分積模塊的設(shè)計與實現(xiàn)（1）創(chuàng)建元件圖形符號 部分積模塊的四個輸入分別為上一個部分積與選擇器選擇出來的結(jié)果之和D7：0，脈沖控制端CLK，清零端CLR，使能端CE，輸出端為Q7：

16、0以及右移兩位的部分積低位。（2）原理圖設(shè)計輸入方式（3）功能仿真 對創(chuàng)建的控制器元件進(jìn)行功能仿真，驗證其功能的正確性。輸入為上一個部分積結(jié)果，與本次選擇器的結(jié)果進(jìn)行相加把最低兩位移出作為最終答案的低位部分，由圖可知符合部分積功能。3.5原碼兩位乘法器模塊的設(shè)計與實現(xiàn)（1）創(chuàng)建元件圖形符號 原碼兩位乘法器模塊是由一個部分積模塊，一個乘數(shù)模塊，一個選擇模塊，一個控制模塊，以及一個符號模塊構(gòu)成，共有八個被乘數(shù)輸入端八個乘數(shù)輸入端和十八個乘積的輸出端以及一個脈沖輸入端，一個清零輸入端和一個使能控制端構(gòu)成。（2）原理圖設(shè)計輸入方式（3）功能仿真由于一些內(nèi)部功能并沒有完全實現(xiàn)所以很遺憾并未使得所有輸入都

17、能正確的得出其答案。這里用2乘4等于8展示仿真。第4章 編程下載與硬件測試3.1 編程下載 利用Xilinx Foundation F3.1的編程下載功能，將得到的*.bit文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。 3.2 硬件測試及結(jié)果分析 利用XCV200實驗板進(jìn)行硬件功能測試。一位全加器的輸入數(shù)據(jù)通過XCV200實驗板的輸入開關(guān)實現(xiàn)，輸出數(shù)據(jù)通過XCV200實驗板的LED指示燈實現(xiàn)，其對應(yīng)關(guān)系如表4.所示。表4.XCV200實驗板信號對應(yīng)關(guān)系XCV200芯片引腳號XCV200實驗板A7A0K0組B7B0K1組A0K20B0K21CLKK22CLRK23CEK24Q17發(fā)光二極管A1Q16發(fā)光二極管A0Q15Q8七段數(shù)碼管D0Q7Q0七段數(shù)碼管D1 由于沒有達(dá)到實驗要求這里沒有給出結(jié)果的分析。參考文獻(xiàn)1 曹昕燕. EDA技術(shù)實驗與