第2章總線技術(shù)(上)

1、1西安電子科技大學(xué) 計(jì)算機(jī)學(xué)院 司棟森第二章 總線技術(shù)目 錄2.1 總線的基本概念2.2 總線連接技術(shù)2.3 PC總線標(biāo)準(zhǔn)第二章第二章 總線技術(shù)總線技術(shù)第 2 頁本章學(xué)習(xí)目的本章學(xué)習(xí)目的 總線的概念、分類及性能指標(biāo)總線的傳輸控制、總線類型及總線仲裁總線的可靠性設(shè)計(jì)方法PC系列機(jī)主板系統(tǒng)總線的結(jié)構(gòu)及特點(diǎn)第二章第二章 總線技術(shù)總線技術(shù)第 3 頁2.1 2.1 總線的基本概念總線的基本概念2.1.1 2.1.1 總線、接口及其標(biāo)準(zhǔn)總線、接口及其標(biāo)準(zhǔn)1. 總線出現(xiàn)的背景v 計(jì)算機(jī)部件要具有通用性，適應(yīng)不同系統(tǒng)與不同用戶的需求，設(shè)計(jì)必須模塊化。v 計(jì)算機(jī)部件產(chǎn)品(模塊) 供應(yīng)出現(xiàn)多元化。v 模塊之間的聯(lián)

2、接關(guān)系要標(biāo)準(zhǔn)化，使模塊具有通用性。v 模塊設(shè)計(jì)必須基于一種大多數(shù)廠商認(rèn)可的模塊聯(lián)接關(guān)系，即一種總線標(biāo)準(zhǔn)。第二章第二章 總線技術(shù)總線技術(shù)第 4 頁2. 2. 什么是總線？什么是總線？總線是連接多個(gè)數(shù)字元件的總線是連接多個(gè)數(shù)字元件的公共公共通道。通道。模塊模塊/ /設(shè)備間進(jìn)行設(shè)備間進(jìn)行互連互連和和傳輸信息傳輸信息的一組信號(hào)線，的一組信號(hào)線，包包括數(shù)據(jù)、地址和控制信號(hào)。括數(shù)據(jù)、地址和控制信號(hào)。 為使不同供應(yīng)商的產(chǎn)品間能夠互換，給用戶更多的為使不同供應(yīng)商的產(chǎn)品間能夠互換，給用戶更多的選擇，選擇，總線的技術(shù)規(guī)范要總線的技術(shù)規(guī)范要標(biāo)準(zhǔn)化標(biāo)準(zhǔn)化。 總線的標(biāo)準(zhǔn)制定要經(jīng)周密考慮，要有嚴(yán)格的規(guī)定?？偩€的標(biāo)準(zhǔn)制定要

3、經(jīng)周密考慮，要有嚴(yán)格的規(guī)定。第二章第二章 總線技術(shù)總線技術(shù)第 5 頁2.1.2 2.1.2 總線的總線的分類分類1. 1. 按按總線功能總線功能或或信號(hào)類型信號(hào)類型劃分為：劃分為：數(shù)據(jù)總線：數(shù)據(jù)總線： 雙向三態(tài)邏輯，線寬表示了數(shù)據(jù)處理的能力。地址總線：地址總線： 單向三態(tài)邏輯，線寬決定了系統(tǒng)的尋址能力?？刂瓶偩€：控制總線： 就某根來說是單向或雙向。 控制總線最能體現(xiàn)總線特點(diǎn)，決定總線功能的強(qiáng)弱和適應(yīng)性。第二章第二章 總線技術(shù)總線技術(shù)第 6 頁 CPUCPU總線：（也稱片內(nèi)總線）總線：（也稱片內(nèi)總線） 微機(jī)系統(tǒng)中速度最快的總線，主要在CPU內(nèi)部，連接CPU內(nèi)部部件，在CPU周圍的小范圍內(nèi)也分布該

4、總線，提供系統(tǒng)原始的控制和命令。 局部總線：如：局部總線：如：PCIPCI 在系統(tǒng)總線和CPU總線之間的一級(jí)總線，提供外設(shè)到CPU之間的快速信息通道。 系統(tǒng)總線：（也稱系統(tǒng)總線：（也稱I/OI/O總線）總線）如：如：ISAISA、EISAEISA 是傳統(tǒng)的通過總線擴(kuò)展卡連接外部設(shè)備的總線。由于速度慢，其功能已經(jīng)被局部總線替代。 通信總線：（也稱外部總線）通信總線：（也稱外部總線）如：如：RS232RS232（也稱：接口）（也稱：接口） 是微機(jī)與微機(jī)，微機(jī)與外設(shè)之間進(jìn)行通信的總線。2. 2. 按總線的按總線的層次結(jié)構(gòu)層次結(jié)構(gòu)分為：分為：第二章第二章 總線技術(shù)總線技術(shù)第 7 頁2.1.3 2.1.

5、3 總線的主要性能參數(shù)總線的主要性能參數(shù)p總線的寬度（位寬） ( 32bit 64bit ) 是指總線能同時(shí)傳送的數(shù)據(jù)位數(shù)，即我們常說的32位、64位等總線寬度的概念?？偩€的位寬越寬則CPU的數(shù)據(jù)處理能力越強(qiáng)。 q總線的頻率 (MHz) 每秒鐘可進(jìn)行總線傳輸?shù)拇螖?shù)，以MHz為單位。工作頻率越高則總線工作速度越快，也即總線帶寬越寬。 p總線的帶寬 （MB/S） 總線的帶寬指的是一定時(shí)間內(nèi)總線上可傳送的數(shù)據(jù)量，即我們常說的每秒鐘傳送多少M(fèi)B的最大穩(wěn)態(tài)數(shù)據(jù)傳輸率。 根據(jù)總線的位寬和總線的時(shí)鐘頻率可以計(jì)算總線的帶寬. 總線的帶寬（數(shù)據(jù)傳輸率） = (總線寬度/8位)總線頻率例：PCI總線的總線頻率為3

6、3.3MHz，總線寬度為64位的情況下， 總線數(shù)據(jù)傳輸率為266MB/s 。第二章第二章 總線技術(shù)總線技術(shù)第 8 頁2.1.4 2.1.4 總線標(biāo)準(zhǔn)的總線標(biāo)準(zhǔn)的特性特性v物理特性物理特性: : 總線物理連接方式，總線根數(shù)、插頭和插座形狀，總線物理連接方式，總線根數(shù)、插頭和插座形狀，引腳排列等。引腳排列等。v功能特性功能特性: : 描述一組總線中每一根線的功能。描述一組總線中每一根線的功能。v電氣特性電氣特性: : 定義每根線上信號(hào)的傳遞定義每根線上信號(hào)的傳遞方向方向以及有效以及有效電平電平范圍。范圍。 一般定義送入一般定義送入CPUCPU的信號(hào)為的信號(hào)為輸入輸入信號(hào)。信號(hào)。 從從CPUCPU中

7、送出的信號(hào)是中送出的信號(hào)是輸出輸出信號(hào)。信號(hào)。 低電平有效低電平有效的信號(hào)用信號(hào)名上一橫線或信號(hào)名后帶的信號(hào)用信號(hào)名上一橫線或信號(hào)名后帶# #來表示。來表示。v時(shí)間特性時(shí)間特性: : 用用時(shí)序圖時(shí)序圖定義每一根線在什么時(shí)候有效。定義每一根線在什么時(shí)候有效。第二章第二章 總線技術(shù)總線技術(shù)第 9 頁2.2.1 2.2.1 總線的操作步驟總線的操作步驟總線操作的總線操作的4 4個(gè)階段：個(gè)階段：1 1總線請(qǐng)求總線請(qǐng)求和和仲裁階段仲裁階段: : （對(duì)有兩個(gè)以上主模塊的系統(tǒng)對(duì)有兩個(gè)以上主模塊的系統(tǒng)） 需要使用總線的模塊向總線仲裁機(jī)構(gòu)提出總線使用申請(qǐng)，總線仲裁機(jī)構(gòu)決定是否可以使用總線。2 2尋址階段：尋址階

8、段： 擁有總線使用權(quán)的主模塊發(fā)出本次要訪問的從模塊的地址及有關(guān)命令，該從模塊被選中并啟動(dòng)。3 3數(shù)據(jù)傳送階段：數(shù)據(jù)傳送階段： 主模塊和從模塊間進(jìn)行雙（單）向數(shù)據(jù)傳送。4 4結(jié)束階段：結(jié)束階段： 主、從模塊均撤出總線。 總線的操作過程是完成兩個(gè)模塊之間信息傳送。啟動(dòng)操作過程的是主模塊，另外一個(gè)是從模塊。 有多個(gè)主模塊時(shí)，某一時(shí)刻總線上只能有一個(gè)主模塊占用總線。2.2 2.2 總線的操作與傳輸控制總線的操作與傳輸控制第二章第二章 總線技術(shù)總線技術(shù)第 10 頁2.2.2 2.2.2 總線的傳輸控制協(xié)議總線的傳輸控制協(xié)議 總線的傳輸控制協(xié)議也稱為總線定時(shí)協(xié)議，它保證數(shù)據(jù)傳輸雙方操作的同步及傳輸?shù)恼_性

9、。 總線的傳輸控制有四種方式： 同步方式、異步方式、半同步方式、周期分裂式。第二章第二章 總線技術(shù)總線技術(shù)第 11 頁總線傳輸控制的注意事項(xiàng)總線傳輸控制的注意事項(xiàng)在任何時(shí)刻總線上只能進(jìn)行一組信息交換，即在某一瞬時(shí)只能允許一個(gè)發(fā)送門打開向總線上發(fā)送信息。當(dāng)有多個(gè)模塊都要使用總線傳輸時(shí)能采用分時(shí)復(fù)用方式?？偩€上的數(shù)據(jù)傳輸在主控模塊的控制下進(jìn)行，總線從屬模塊沒有控制總線的能力，對(duì)主模塊上的信號(hào)進(jìn)行地址譯碼，執(zhí)行主控模塊的命令信號(hào)。 數(shù)據(jù)總線（ DB ） 控制部線（ CB ） 地址總線（ AB ） 中央中央 處理器處理器 CPU 存儲(chǔ)器接口 I/O接口 I/O接口 I/O設(shè)備 I/O設(shè)備 存儲(chǔ)器第二章

10、第二章 總線技術(shù)總線技術(shù)第 12 頁2.2.2 2.2.2 總線的傳輸控制協(xié)議總線的傳輸控制協(xié)議 同步方式（Synchronous Bus Protocols） 總線上的所有模塊共用同一時(shí)鐘脈沖進(jìn)行操作過程的控制。各模塊的所有動(dòng)作按照嚴(yán)格的時(shí)鐘周期完成，多數(shù)動(dòng)作在一個(gè)時(shí)鐘周期中完成。優(yōu)點(diǎn)優(yōu)點(diǎn)：1）電路簡(jiǎn)單 2）適合高速設(shè)備的數(shù)據(jù)傳輸缺點(diǎn)：高速設(shè)備和低速設(shè)備間只能用 低速設(shè)備的速度來傳輸數(shù)據(jù)主主clkclk從從第二章第二章 總線技術(shù)總線技術(shù)第 13 頁同步方式的時(shí)序圖：同步方式的時(shí)序圖：想一想：想一想： 為什么要有建立時(shí)間和保持時(shí)間？為什么要有建立時(shí)間和保持時(shí)間？注意： 學(xué)會(huì)看時(shí)序圖很重要！ T

11、sTs：數(shù)據(jù)的建立時(shí)間TdTd：數(shù)據(jù)的保持時(shí)間TdTs時(shí)鐘：地址：數(shù)據(jù)：第二章第二章 總線技術(shù)總線技術(shù)第 14 頁同步方式的模塊連接：同步方式的模塊連接：主控模塊M受控模塊SCLKDBABTs：保證時(shí)鐘前沿（上升沿）打開受控模塊門時(shí)數(shù)據(jù)、地址必須有效。Td：保證時(shí)鐘后沿（下降沿）關(guān)閉受控模塊門時(shí)數(shù)據(jù)、地址必須保持有效。第二章第二章 總線技術(shù)總線技術(shù)第 15 頁 前期前期IBM PC/XTIBM PC/XT機(jī)對(duì)存儲(chǔ)器和機(jī)對(duì)存儲(chǔ)器和I/OI/O操作采用同步總線協(xié)議：操作采用同步總線協(xié)議： 一個(gè)周期T1CLKALEABMEMRDBT2T3T4T1T1：M M發(fā)出地址（若為發(fā)出地址（若為WRWR還要送

12、出還要送出DATADATA） M M：MasterMasterT2T2：M M發(fā)發(fā)R/WR/W命令命令T3T3：S S送出送出DATA S:Slave DATA S:Slave T4T4：撤消：撤消DBDB、ABAB結(jié)束。結(jié)束。注意：學(xué)會(huì)看時(shí)序圖很重要！第二章第二章 總線技術(shù)總線技術(shù)第 16 頁2. 2. 異步方式異步方式(Asynchronous Bus Protocols) (Asynchronous Bus Protocols) 總線上通訊時(shí)，主、從模塊之間有一次應(yīng)答的過程，保證上一次事件處理完后，開始下一次事件，雙方相互提供聯(lián)絡(luò)信號(hào)。 異步方式是目前應(yīng)用最廣泛的一種總線協(xié)議，傳輸速率由

13、外設(shè)決定。 高速設(shè)備高速傳送，低速設(shè)備低速傳送。 特點(diǎn)： 1）適應(yīng)性好。 2）數(shù)據(jù)傳輸高度可靠。 3）傳輸延時(shí)為同步總線二倍。 4）比同步總線慢。 (完成一次操作需要兩個(gè)來回)主主從從wait/readywait/readyREQ/ACKREQ/ACK第二章第二章 總線技術(shù)總線技術(shù)第 17 頁異步方式的時(shí)序圖：寫周期寫周期準(zhǔn)備好接收已接收數(shù)據(jù)準(zhǔn)備好知道已接收讀周期讀周期有數(shù)據(jù)數(shù)據(jù)準(zhǔn)備好已接收完知道已接收寫完成不忙不忙第二章第二章 總線技術(shù)總線技術(shù)第 18 頁半同步步方式半同步步方式（ Semisynchronous Bus ProtocolsSemisynchronous Bus Protoc

14、ols） 總線上各操作的時(shí)間間隔可以不同，但必須是時(shí)鐘周期的整數(shù)倍，信號(hào)的出現(xiàn)、采樣與結(jié)束仍以公共時(shí)鐘為基準(zhǔn)。 它是綜合了同步方式和異步方式的優(yōu)點(diǎn)而設(shè)計(jì)。 主主clkclk從從wait/readywait/readywait/ready信號(hào)是單向的，不是互鎖的。特點(diǎn)：特點(diǎn)：1）高速。 2）高可靠性。 3）適應(yīng)性強(qiáng)。（對(duì)慢速設(shè)備自動(dòng)加入Tw）PC/XT PC/XT 總線和總線和ISAISA總線均為半同步總線?？偩€均為半同步總線。PC/XT PC/XT 機(jī)中將機(jī)中將IOCHRDYIOCHRDY接為高。接為高。第二章第二章 總線技術(shù)總線技術(shù)第 19 頁半同步方式的時(shí)序圖：半同步方式的時(shí)序圖：同步總線

15、協(xié)議T1CLKABWRT1TwT2DBWAIT異步總線協(xié)議從設(shè)備無法在一周期內(nèi)響應(yīng)主從從主第二章第二章 總線技術(shù)總線技術(shù)第 20 頁4. 4. 周期分裂方式周期分裂方式 Split-cycle Bus Protocols Split-cycle Bus Protocols 總線傳輸周期分成兩個(gè)子周期： 尋址子周期 數(shù)據(jù)傳送子周期 在兩子周期之間，主模塊讓出總線，供其它模塊使用。其間，從模塊準(zhǔn)備數(shù)據(jù)。 當(dāng)從模塊準(zhǔn)備好數(shù)據(jù)后，請(qǐng)求主模塊接收數(shù)據(jù)。S準(zhǔn)備好數(shù)據(jù)向M發(fā)請(qǐng)求M-S送地址和命令其它M可用S-M送數(shù)據(jù)子周期1子周期2從模塊準(zhǔn)備數(shù)據(jù)第二章第二章 總線技術(shù)總線技術(shù)第 21 頁周期分裂方式的特點(diǎn)：

16、周期分裂方式的特點(diǎn)： 前三種總線協(xié)議的讀過程為：1) M發(fā)出地址和命令。2）S內(nèi)部讀操作。3）S利用總線向 M送數(shù)據(jù)。 其中：在2中總線未利用，即總線空閑。尤其對(duì)慢速設(shè)備，這部分時(shí)間相當(dāng)可觀，對(duì)速度至關(guān)重要的系統(tǒng)來說十分可惜。而在周期分裂控制方式中，這部分時(shí)間得以充分利用，對(duì)提高系統(tǒng)性能有積極作用。 可以預(yù)料，隨著IC的發(fā)展，這種總線的應(yīng)用會(huì)越來越廣泛。1 1）硬件復(fù)雜。2）一個(gè)周期分裂成兩個(gè)子周期來完成，每個(gè)子周期 交換的信息量加大。3）對(duì)單機(jī)系統(tǒng)沒有必要。應(yīng)用于：中小型計(jì)算機(jī)如：VAX機(jī)。第二章第二章 總線技術(shù)總線技術(shù)第 22 頁2.2.3 2.2.3 總線數(shù)據(jù)傳輸類型及總線仲裁總線數(shù)據(jù)傳

17、輸類型及總線仲裁2.2.3.1 2.2.3.1 總線數(shù)據(jù)傳輸類型總線數(shù)據(jù)傳輸類型 指主、從模塊占用總線期間進(jìn)行數(shù)據(jù)交換的方式。按交換數(shù)據(jù)的個(gè)數(shù)分為： 單周期方式和突發(fā)(burst)方式。地址線地址線地址地址數(shù)據(jù)線數(shù)據(jù)線數(shù)據(jù)數(shù)據(jù)尋址尋址信息傳送信息傳送總線占用期間總線占用期間1. 1.單周期數(shù)據(jù)傳輸方式單周期數(shù)據(jù)傳輸方式：一個(gè)總線周期只傳送一個(gè)數(shù)據(jù)。第二章第二章 總線技術(shù)總線技術(shù)第 23 頁信息傳送信息傳送地址線地址線地址地址無效無效數(shù)據(jù)線數(shù)據(jù)線數(shù)據(jù)數(shù)據(jù)1 1數(shù)據(jù)數(shù)據(jù)2 2數(shù)據(jù)數(shù)據(jù)3 3數(shù)據(jù)數(shù)據(jù)n n尋址尋址總線占用期間總線占用期間2. 2. 突發(fā)數(shù)據(jù)傳輸方式：突發(fā)數(shù)據(jù)傳輸方式： 取得總線控制權(quán)

18、后進(jìn)行多個(gè)數(shù)據(jù)的傳輸。 尋址時(shí)主模塊給出目的地首地址，訪問第一個(gè)數(shù)據(jù)；從模塊在首地址基礎(chǔ)上，按一定規(guī)則自動(dòng)對(duì)數(shù)據(jù)2、3.到數(shù)據(jù)n進(jìn)行尋址（如自動(dòng)加1），完成對(duì)數(shù)據(jù)2、3.到數(shù)據(jù)n的傳輸。第二章第二章 總線技術(shù)總線技術(shù)第 24 頁2.2.3.2 2.2.3.2 總線仲裁總線仲裁1. 1. 基本概念基本概念 總線上可以連接多個(gè)主模塊，它們均可占用總線傳送數(shù)據(jù)。當(dāng)出現(xiàn)多個(gè)主模塊申請(qǐng)占用總線時(shí)，就需要進(jìn)行仲裁，以決定將總線控制權(quán)交給哪一個(gè)主模塊使用。 根據(jù)總線仲裁控制部件的位置，總線仲裁的主要方法可分成分布式仲裁與集中式仲裁兩種。2. 2. 菊花鏈?zhǔn)椒植际酱锌偩€仲裁菊花鏈?zhǔn)椒植际酱锌偩€仲裁 每個(gè)主

19、模塊包含有總線控制邏輯，多個(gè)主模塊分享總線。 所有主模塊總線請(qǐng)求“線或”在一起，CPU響應(yīng)信號(hào)級(jí)聯(lián)傳播，占用總線的模塊發(fā)出忙信號(hào)。 此方法優(yōu)先級(jí)排定，靈活性差。第二章第二章 總線技術(shù)總線技術(shù)第 25 頁菊花鏈?zhǔn)娇偩€仲裁示意圖：菊花鏈?zhǔn)娇偩€仲裁示意圖：總線應(yīng)答總線應(yīng)答主設(shè)備主設(shè)備1主設(shè)備主設(shè)備2總線請(qǐng)求總線請(qǐng)求忙信號(hào)忙信號(hào)應(yīng)答應(yīng)答 應(yīng)答應(yīng)答CPU第二章第二章 總線技術(shù)總線技術(shù)第 26 頁3. 3. 集中式并行總線仲裁集中式并行總線仲裁 有一個(gè)集中的總線仲裁控制邏輯，各主模塊的請(qǐng)求及響應(yīng)信號(hào)相互獨(dú)立且均連到集中仲裁邏輯處。仲裁邏輯進(jìn)行優(yōu)先級(jí)判斷，以決定總線的使用權(quán)。 CPU可對(duì)優(yōu)先級(jí)進(jìn)行編程，以實(shí)

20、現(xiàn)不同的仲裁策略。總線應(yīng)答總線應(yīng)答主設(shè)備主設(shè)備1 1主設(shè)備主設(shè)備2 2總線請(qǐng)求總線請(qǐng)求忙忙CPUCPU總線請(qǐng)求總線請(qǐng)求1 1忙信號(hào)忙信號(hào)總線請(qǐng)求總線請(qǐng)求1 1總線應(yīng)答總線應(yīng)答1 1總線應(yīng)答總線應(yīng)答2 2總總線線仲仲裁裁邏邏輯輯電電路路:第二章第二章 總線技術(shù)總線技術(shù)第 27 頁2.2.4 2.2.4 總線的可靠性技術(shù)總線的可靠性技術(shù) 總線是一組信號(hào)線的集合，是一種在各模塊間傳送信息的公共通路。 在微機(jī)系統(tǒng)中，利用總線實(shí)現(xiàn)主板內(nèi)各部件之間、機(jī)箱內(nèi)各插件板之間、主機(jī)與外部設(shè)備之間或系統(tǒng)與系統(tǒng)之間的連接與通信。 總線是構(gòu)成微型計(jì)算機(jī)應(yīng)用系統(tǒng)的重要技術(shù)，其可靠性的好壞會(huì)直接影響整個(gè)微機(jī)系統(tǒng)的性能。 總

21、線的可靠性技術(shù)包括：總線競(jìng)爭(zhēng)、總線負(fù)載、總線驅(qū)動(dòng)、總線的交叉串?dāng)_、總線的傳輸效應(yīng)等等。第二章第二章 總線技術(shù)總線技術(shù)第 28 頁2.2.4.1 2.2.4.1 總線負(fù)載總線負(fù)載 總線是一組信號(hào)線，在總線的使用周期，實(shí)現(xiàn)主控模塊與從模塊的電氣連接，完成信息的傳輸任務(wù)。 在模塊間傳輸信息時(shí)，信息發(fā)送方驅(qū)動(dòng)總線，使各根信號(hào)線維持相應(yīng)的電平狀態(tài)；信息接收方通過檢測(cè)信號(hào)線的電平狀態(tài)，完成信息的接收。 若發(fā)送方不能將信號(hào)線驅(qū)動(dòng)到信息對(duì)應(yīng)的正確電平狀態(tài)，則接收方將會(huì)接收到錯(cuò)誤的信息。 總線上的各功能模塊都是通過相應(yīng)的門電路與總線相連接的，所以: 總線的負(fù)載能力 = 總線接口門電路的負(fù)載能力。想一想：如果負(fù)載

22、過多，驅(qū)動(dòng)不了，會(huì)怎么樣？想一想：如果負(fù)載過多，驅(qū)動(dòng)不了，會(huì)怎么樣？第二章第二章 總線技術(shù)總線技術(shù)第 29 頁123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-May-2006Sheet of File:H:停 車 場(chǎng) 資 料 PCB停 車 場(chǎng) -20040706PARKII.DDB Drawn By:P0.0/AD043P0.1/AD142P0.2/AD241P0.3/AD340P0.4/AD439P0.5/AD538P0.6/AD637P0.7/AD736P1.0/RXDC2P1.1/TXDC3P1.2/INT24P1.3/INT35P

23、1.4/INT46P1.5/INT57P1.6/SCL8P1.7/SDA9P2.0/A824P2.1/A925P2.2/A1026P2.3/A1127P2.4/A1228P2.5/A1329P2.6/A1430P2.7/A1531P3.0/RXD11P3.1/TXD13P3.2/INT014P3.3/INT115P3.4/T016P3.5/T117P3.6/WR18P3.7/RD19VSS1VSS22VDD23XTAL121XTAL220EA/VPP35PWM134PWM012ALE33PSEN32AVref44RST10U1P8XC591D7D6D5D4D3D2D1D0A8A9A10A11A

24、12A13A14A15VCCGNDRDWREA/VPALETXDCRXDCX111.MHZC1330PC1230PGNDOC1C111D31Q22D42Q53D73Q64D84Q95D135Q126D146Q157D177Q168D188Q19U274LS373D0D1D2D3D4D5D6D7I12I23I34I45I56I67I78I89CLK1OE11O119O218O317O416O515O614O713O812VCC20GND10U14GAL16V8A0A1GNDA3A2A1A0CH1CH2CH3VCCGNDA2CH5CH6CH7A3CH4ALEGNDWRRDA14A15IN 11IN

25、 22IN 33IN 44IN 55IN 66IN 77COMMON8CLAMP9OUT 710OUT 611OUT 512OUT 413OUT 314OUT 215OUT 116U16ULN2003A(16)CH1+12VOC1C111D31Q22D42Q53D73Q64D84Q95D135Q126D146Q157D177Q168D188Q19U474LS373GNDGNDD0D1D2D3D4D5D6D7IN 11IN 22IN 33IN 44IN 55IN 66IN 77COMMON8CLAMP9OUT 710OUT 611OUT 512OUT 413OUT 314OUT 215OUT 1

26、16U17ULN2003A(16)CH2+12VO11O10O9O8O12O13O14OC1C111D31Q22D42Q53D73Q64D84Q95D135Q126D146Q157D177Q168D188Q19U574LS373GNDGNDD0D1D2D3D4D5D6D7IN 11IN 22IN 33IN 44IN 55IN 66IN 77COMMON8CLAMP9OUT 710OUT 611OUT 512OUT 413OUT 314OUT 215OUT 116U18ULN2003A(16)CH3+12VO18O17O16O15O19O20O21OC1C111D31Q22D42Q53D73Q6

27、4D84Q95D135Q126D146Q157D177Q168D188Q19U774LS373GNDGNDD0D1D2D3D4D5D6D7O1O2O3O4O5O6O7CH4G19DIR1A12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811U3074LS245GNDD0D1D2D3D4D5D6D7COM12345678U335KCOM12345678U495KCOM12345678U505KVCCK1K2K3K4K5K6K7VCCK8K9K10K11K13K12K14VCCK15K17K16K18K19K20K21CH6G19DIR1A

28、12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811U3274LS245GNDD0D1D2D3D4D5D6D7CH5G19DIR1A12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811U3174LS245GNDD0D1D2D3D4D5D6D7TXD1GND2VCC3RXD4RS8CANH7CANL6VREF5U11PCA82C50RXDCTXDCCANHCANLGNDVCCR147KGND12U15JP2Vout2Vin1gnd3onoff5fedback4U22LM2576C2

29、3100uC241000uZ1100uH21DZ11N5822GNDVCC+12VVCCVHCOM12345U205K*6NWCS1SO2WP3VSS4VDD8HOLD7SCK6SI5U21FM25640VCCHOLDSCKCH-FSIOWPGNDSCKSIOHOLDWPCH-FC28104C29104C30104C33104C34104C35104C36104VCCGNDC31104C32104C26104C25104C27104A4A5A6A7KEYGNDI11I22I44I33I55I66I88I77O116O215O314O413O512O611O710O89U23KEYCOM1234

30、56789U245KJP1JP2JP3JP5JP4JP6JP7JP8JP1JP2JP3JP4JP5JP6JP7VCCJP8G19DIR1A12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811U2574LS245JP1JP2JP3JP4JP5JP6JP7JP8DIRD0D1D2D3D4D5D6D7D0A0D1A1A2D2A3A4D3A5A6D4A7A8D5A9A10D6A11A12D7A15PSENNWD011D112D213D315D416D517D618D719A010A19A28A37A46A55A64A73A825A924A112

31、3A1021A122OE22WE27NC26CE20NC1GND14VCC28A128C64VCCGNDVHGNDEA/VP123J3CON3KEYPSENAVSSADC3ADC4ADC5ADC3ADC4ADC5AVSSTEST1Vin2COMP8Vout6TEMP3GND4NC7TRIM5U19MAX874AVSSVCCR41MR52MR24MAVREFAVREFO1O2O3O4O5O6O7O8O9O10O11O12O13O14O15O16O17O18O19O20O21LIG1GND2KEY3GND4K24KEY-LLIG1GND2KEY3GND4K31KEY-LLIG1GND2KEY3GN

32、D4K38KEY-LLIG1GND2KEY3GND4K25KEY-LLIG1GND2KEY3GND4K32KEY-LLIG1GND2KEY3GND4K39KEY-LLIG1GND2KEY3GND4K26KEY-LLIG1GND2KEY3GND4K33KEY-LLIG1GND2KEY3GND4K40KEY-LLIG1GND2KEY3GND4K27KEY-LLIG1GND2KEY3GND4K34KEY-LLIG1GND2KEY3GND4K41KEY-LLIG1GND2KEY3GND4K23KEY-LLIG1GND2KEY3GND4K22KEY-LLIG1GND2KEY3GND4K29KEY-LLI

33、G1GND2KEY3GND4K30KEY-LLIG1GND2KEY3GND4K37KEY-LLIG1GND2KEY3GND4K36KEY-LLIG1GND2KEY3GND4K28KEY-LLIG1GND2KEY3GND4K35KEY-LLIG1GND2KEY3GND4K42KEY-LL1L2L3L4L5L6L7L8L9L10L11L12L13L14L15L16L17L18L19L20L21+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12V+12VL1K1GNDL8K8GNDL15K15

34、GNDL16K16GNDGNDK9L9L2K2GNDL3K3GNDGNDK10L10L17K17GNDL4K4GNDGNDK11L11L18K18GNDL5K5GNDGNDK12L12L19K19GNDL20K20GNDGNDK13L13L6K6GNDL7K7GNDGNDK14L14L21K21GNDTXARXAC37104C38104C40104C39104R1 IN13R2 IN8T1 IN11T2 IN10GND15V+2V-6VCC16R1 OUT12R2 OUT9T1 OUT14T2 OUT7C1+1C1 -3C2+4C2 -5U51MAX202GNDVCCTXAVCCRXA1RXA

35、1RXA162738495U52DB912J4JP214141122334455667788991010111112121313R6RES*714141122334455667788991010111112121313R7RES*714141122334455667788991010111112121313R8RES*7C41104C4210412345J1CON5GND第二章第二章 總線技術(shù)總線技術(shù)第 30 頁1. 1. 門電路的電氣特性門電路的電氣特性IIL：輸入低電平的短路電流（由輸入管腳輸出1.5mA）IIH：輸入高電平的漏電流（由輸入管腳輸入10uA）IOL：輸出低電平的灌電流（由輸

36、出管腳輸入8mA）IOH：輸出高電平的拉電流（由輸出管腳輸出0.4mA）門電路的電氣特性一般用輸入門電路的電氣特性一般用輸入/ /輸出電流來表示，如下圖所示：輸出電流來表示，如下圖所示： 注：門電路的電流特性因器件的材料及生產(chǎn)工藝的不同而不同。一般器件手冊(cè)上均給出詳細(xì)的說明。 如74HC244等驅(qū)動(dòng)器， IOL 約為20mA25mA，IOH 約為20mA。手冊(cè)上有時(shí)給出是可以驅(qū)動(dòng)的TTL門個(gè)數(shù)（如10-12個(gè)）。I IOLOL （8mA8mA）I IIHIH (10uA) (10uA)I IILIL (1.5mA) (1.5mA)輸出輸入I IOHOH （0.4mA0.4mA）LS第二章第二章

37、 總線技術(shù)總線技術(shù)第 31 頁2. 2. 門電路負(fù)載能力的計(jì)算門電路負(fù)載能力的計(jì)算所謂門電路的所謂門電路的負(fù)載能力負(fù)載能力是指：是指： 當(dāng)門電路的輸出端輸出低電平時(shí)，能夠吸收多少個(gè)輸入門輸入低電平的短路電流?；蛘撸?當(dāng)門電路輸出端輸出高電平時(shí)，能夠提供多少個(gè)輸入門輸入高電平時(shí)的漏電流。IIHIOHIILIOL由于門電路輸入引腳在輸入高電平時(shí)的漏電流很?。╱A級(jí)），所以門電路的負(fù)載能力一般均指輸出低電平時(shí)的吸收電流大?。ɑ驇IL 的個(gè)數(shù)）。第二章第二章 總線技術(shù)總線技術(shù)第 32 頁3. OC3. OC門門 OC門是一類結(jié)構(gòu)特殊的門電路，其內(nèi)部輸出管的集電極開路，沒有與任何部分進(jìn)行電氣連接，如下

38、圖所示。 在使用OC門時(shí)，其輸出端必須外接上拉電阻。輸出輸出輸入輸入地地OCOC門門I IIHIHI IILIL輸輸出出輸入輸入I IOLOLI IOHOHOCOCVCCVCC OC門的開路結(jié)構(gòu)，可使多個(gè)OC門的輸出短接在一起，實(shí)現(xiàn)線與邏輯：即當(dāng)所有OC門輸出為高時(shí)，公共短接輸出為高，否則輸出為低。OCOCLSLSVCCVCCRCRCOCOCLSLSVoVoN 1N 1個(gè)個(gè)N 2N 2個(gè)個(gè)第二章第二章 總線技術(shù)總線技術(shù)第 33 頁OCOC門上拉電阻的選擇：門上拉電阻的選擇： 當(dāng)所有OC門器件均輸出為高時(shí)，必須保證VOH不低于2.7V。（此時(shí)，流入OC門的電流由N1個(gè)OC門共同分擔(dān)）。kmAmAVVININVVccRIHOHOH3 . 21 . 024 . 027