FPGA試卷+答案+超詳細(xì)解答

1、廣東技術(shù)師范學(xué)院 電子與信息學(xué)院 10應(yīng)用電子技術(shù)教育2班 裝 訂 線 考 生 答 題 不 得 超 過 此 線 廣東技術(shù)師范學(xué)院 2020學(xué)年度第()學(xué)期期末考試試卷科目：<<FPGA設(shè)計(jì)>>（）卷考試形式：閉卷 考試時(shí)間:100 分鐘院(系)別、班級： 姓名： 學(xué)號： 電子與信息學(xué)院 20.考試試卷(含答題紙、試題紙、草稿紙的裝訂試卷不能分拆)題 目一二三四五六七八總分標(biāo)準(zhǔn)分?jǐn)?shù)2030201020 100實(shí)得分?jǐn)?shù)評卷人 試題區(qū)：（試題區(qū)必須與答題區(qū)同時(shí)交回，含答題紙、試題紙、草稿紙的裝訂試卷不能分拆）一、單項(xiàng)選擇題：（20分）1 在VHDL語言中，下列對進(jìn)程（PROC

2、ESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_C_。A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時(shí)啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動。B. 敏感信號參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號；C. 進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；(進(jìn)程由聲明語句、順序語句、敏感信號列表組成)D. 當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。2 在一個VHDL設(shè)計(jì)中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的_C_。（信號賦值符號 <= ）A. idata := 32;B. idata <= 16#A0#;

3、 (十進(jìn)制數(shù)為:10*16= 160，idata范圍為0127)C. idata <= 16#7#E1;（十進(jìn)制數(shù)為:7*161= 112）D. idata := B#1010#;3 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；（FPGA芯片基于查找表的可編程邏輯結(jié)構(gòu)）B. FPGA是全稱為復(fù)雜可編程邏輯器件；(FPGA 現(xiàn)場可編程邏輯門陣列，CPLD才是 復(fù)雜可編程邏輯器件)C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7

4、000系列屬FPGA結(jié)構(gòu)。（MAX7000系列屬CPLD結(jié)構(gòu)）4 進(jìn)程中的變量賦值語句，其變量更新是_A_。(變量（variable）是立即完成的，信號（signal）有延時(shí))A. 立即完成；B. 按順序完成；C. 在進(jìn)程的最后完成； D.都不對。5 VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D_。（結(jié)構(gòu)體實(shí)現(xiàn) 實(shí)體的功能，通過對實(shí)體的邏輯功能進(jìn)行描述）A. 器件外部特性；B. 器件的綜合約束；C. 器件外部特性與內(nèi)部功能；D. 器件的內(nèi)部功能。6 CASE語句是_A_。（case語句時(shí)順序語句中最重要最常用的順序語句）A. 順序語句 B.

5、并行語句 C. 其它 D.組合邏輯控制電路語句7 LIBRARY _A_; -庫的聲明USE IEEE.STD_LOGIC_1164.ALL; -庫的引用，引用IEEE庫中的std_logic_1164中的所有項(xiàng)目A. IEEE      B. STD     C.WORK D.ENTITY counter IS8 下列標(biāo)識符中，_B_是不合法的標(biāo)識符。（標(biāo)識符開頭必須是英文字符）A. State0B. 9moonC. Not_Ack_0D. signall9 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的

6、一個：_A_。（整型數(shù)字的表示） 裝 訂 線 考 生 答 題 不 得 超 過 此 線 A. 2#1111_1110# -二進(jìn)制數(shù)，下劃線不影響數(shù)值大小，只是增強(qiáng)可讀性，轉(zhuǎn)換成10進(jìn)制數(shù)為：254B. 8#276# -八進(jìn)制數(shù)，轉(zhuǎn)換成十進(jìn)制為：190C. 10#170# -十進(jìn)制數(shù)：170D. 16#E#E1 -十六進(jìn)制數(shù)，E為十進(jìn)制14，后面的E1是指14乘以相應(yīng)進(jìn)制數(shù)的1次方，轉(zhuǎn)換成十進(jìn)制為：14*161=22410下列EDA軟件中，哪一個不具有邏輯綜合功能：_。 （邏輯功能 簡單點(diǎn)說 就是利用軟件使我們用語言設(shè)計(jì)的電路優(yōu)化成最簡邏輯，相當(dāng)于 我們數(shù)電的 最簡與或式）A. Max+Plus

7、II （Quartus II的舊版本）B. ModelSim （專業(yè)的仿真軟件，時(shí)序和功能仿真，不具備 邏輯綜合功能）C. Quartus II （自帶）Synplify （專業(yè)的邏輯綜合工具）二.簡答題30分（每題5分）。1根據(jù)下面的VHDL語句，描述出相應(yīng)的電路原理圖。LIBRARYieee; USEieee.std_logic_1164.ALL; USEieee.std_logic_unsigned.ALL; ENTITYcfq_1 IS PORT(d，cp:INstd_logic; q，nq:OUT std_logic); ENDcfq_1;- ENDar_4; -老師的題目錯誤，結(jié)束

8、實(shí)體，這句應(yīng)該放在最后。ARCHITECTURE ar_4 OFcfq_1 ISBEGINPROCESS (CP)BEGINIFcp=1THENq <= d;nq <=NOT d;ENDIF;ENDPROCESS;END ar_4; -修改后，結(jié)束實(shí)體END ar_4應(yīng)該在這個位置。自己用Quartus II軟件生成的，筆試的時(shí)候應(yīng)該用筆來畫，元件名應(yīng)與實(shí)體名一致cfq_1。2quartus開發(fā)工具為設(shè)計(jì)者提供了哪些庫？各有什么功能？（摘自FPGA系統(tǒng)設(shè)計(jì)與實(shí)例P32）1） IEEE庫 ：被IEEE采用的標(biāo)準(zhǔn)化庫，是VHDL設(shè)計(jì)中最重要的庫；2） STD庫 ：所用設(shè)計(jì)單元所共享，默

9、認(rèn)的庫；3）ASIC庫：矢量庫，該庫存放著與邏輯門一一對應(yīng)的實(shí)體；4） WORK庫 ：用戶的VHDL 設(shè)計(jì)的現(xiàn)行工作庫用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包5） 用戶自定義庫 ：設(shè)計(jì)者自己建立的設(shè)計(jì)單元資源庫。3quartus開發(fā)工具,圖形文件的擴(kuò)展名是 ? 波形文件的擴(kuò)展名是 ?使用VHDL語言，文本設(shè)計(jì)文件的擴(kuò)展名是?圖形文件擴(kuò)展名：gdf;波形文件擴(kuò)展名：vwfVHDL文本設(shè)計(jì)文件擴(kuò)展名：vhd4簡述FPGA的結(jié)構(gòu)FPGA由可編程邏輯塊（CLB）、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個SRAM結(jié)構(gòu)的配置存儲單元組成。1)可編程邏輯塊（CLB）:主要

10、由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2)輸入/輸出模塊（IOB）:主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。3)可編程互連資源（PIR）:由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn)FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間的連接。5什么叫功能仿真？什么叫時(shí)序仿真？、兩者有什么區(qū)別？功能仿真又稱前仿真，是在不考慮器件延時(shí)的理想情況下的一種項(xiàng)目驗(yàn)證方法，通過功能仿真來驗(yàn)證一個項(xiàng)目的邏輯功能是否正確。時(shí)序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計(jì)項(xiàng)目具體

11、適配器件的各種延時(shí)的情況下的一種項(xiàng)目驗(yàn)證方法。時(shí)序仿真不僅測試邏輯功能，還測試目標(biāo)器件最差情況下的時(shí)間關(guān)系。注：功能仿真無延時(shí)（驗(yàn)證邏輯是否正確 時(shí)用），時(shí)序仿真有延時(shí)（仿真出實(shí)實(shí)在在的芯片工作波形，實(shí)際芯片是有延時(shí)的）。6名詞解釋，寫出下列縮寫的中文（或者英文）含義：1. VHDL 超高速集成電路硬件描述語言 （Very-High-Speed Integrated Circuit HardwareDescription Language）2. FPGA 現(xiàn)場可編程邏輯門陣列 （FieldProgrammable Gate Array）3. RTL 寄存器傳輸級 （Register-Trans

12、fer Level）4. SOPC 可編程片上系統(tǒng) （System-on-a-Programmable-Chip）5. EAB 嵌入式陣列塊 （Embedded Array Block）6. LAB 邏輯陣列塊 (Logic Array Block)三、判斷下列程序是否有錯誤，如有則指出錯誤所在，并給出完整程序。（20分）下列程序是用VHDL語言編寫的上升沿控制的D觸發(fā)器（原理圖如下）library ieee； use ieee.std_logic_unsigned.all； _use IEEE.std_logic_1164.all;_ -此D觸發(fā)器沒用到無符號算術(shù)運(yùn)算，所以不用std_log

13、ic_unsigned 庫。 entity dff1 is port(clk,d:in std_logic； Q:out std_logic) _Q：out std_logic) ；_ -少了個 “；” 號end dff1； architecture one of d is _architecure one of dff1 is_ -實(shí)體名不正確，dff1begin process _process（clk）_ -VHDL中大小寫無影響begin if clk ='1' _if (clkevent and clk=1) then _ -題目要求是上升沿控制的D觸發(fā)器 then

14、Q<=d; _Q <= d; _ -then 一般緊接if語句 end if; end process; end d; _end one;_ -結(jié)構(gòu)體名不正確,one 四、VHDL程序填空：（10分）下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。程序- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE._ std_logic_unsigned _.all;use IEEE.std

15、_logic_arith.all;entity counter_n is_generic_ (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : _out_ std_logic;q : out std_logic_vector (_width-1_ downto 0);end counter_n;architecture behave of _ counter_n _ issignal count : std_logic_vector (width-1 dow

16、nto 0);beginprocess(clk, rst)beginif rst = '1' thencount <= _ (others => 0) _; 清零 -others=>0是比較專業(yè)的寫法，可以 count <= “00000000”;,8位標(biāo)準(zhǔn)向量，直接每一位給0；elsif _（clkevent and clk=1） _ then 邊沿檢測if load = '1' thencount <= data;_elsif_ en = '1' thencount <= count + 1;_ end i

17、f _;end if;end process;_ q <= count; _end behave;注：由于是電子稿，應(yīng)注意下劃線。四、編程序（20分）1.已知電路原理圖如下，請用VHDL語言編寫其程序VHDL程序設(shè)計(jì)：（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。（a）用if語句 （b）用 case 語句 （c）用when else語句-庫引用-library IEEE;use IEEE.std_logic_1164.all;-實(shí)體聲明-entity myMux isport (sel:in std_logi

18、c_vector(1 downto 0); -選擇信號輸入 兩位 標(biāo)準(zhǔn)邏輯向量Ain, Bin:in std_logic_vector(1 downto 0); -數(shù)據(jù)輸入 兩位 標(biāo)準(zhǔn)邏輯向量Cout :out std_logic_vector(1 downto 0) -數(shù)據(jù)輸出);end myMux;-結(jié)構(gòu)體behave描述-architecture behave of myMux is -采用case語句描述beginprocess(sel, Ain, Bin)begincase sel iswhen "00" => Cout <= Ain or Bin;w

19、hen "01" => Cout <= Ain xor Bin;when "10" => Cout <= Ain and Bin;when "11" => Cout <= Ain nor Bin;when others => Cout <= "XX"end case;end process;end behave;-結(jié)構(gòu)體behave2描述-architecture behave2 of myMux is -采用when else語句描述beginCout <=

20、Ain or Bin when sel="00" else Ain xor Bin when sel="01" else Ain and Bin when sel="10" else Ain not Bin when sel="11" else "XX" when sel=others ;end behave2;注：這里我只寫了 case語句和when else語句，if語句沒寫，并且我這是自己寫的，與葉深 上傳的有點(diǎn)區(qū)別，建議參考葉深的資料?？荚嚂r(shí)我們寫完一個VHDL，直接在結(jié)構(gòu)體下補(bǔ)充另一個結(jié)構(gòu)體就行。2（5分）用元件例化語句設(shè)計(jì)如圖所示電路。元件為2輸入與非門。-庫引用-library IEEE;us