基于FPGA的高精度頻率計設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上基于FPGA的高精度頻率計設(shè)計摘 要頻率計是一種應(yīng)用非常廣泛的電子儀器，也是電子測量領(lǐng)域中的一項重要內(nèi)容，而高精度的頻率計的應(yīng)用尤為廣泛。目前寬范圍、高精度數(shù)字式頻率計的設(shè)計方法大都采用單片機(jī)加高速、專用計數(shù)器芯片來實現(xiàn)。傳統(tǒng)的頻率測量利用分立器件比較麻煩，精度又比較低，輸入信號要求過高，很不利于高性能場合應(yīng)用。本論文完成了高精度數(shù)字頻率計硬件設(shè)計和軟件設(shè)計。該數(shù)字頻率計主要包括FPGA和單片機(jī)兩大部分。其中FPGA部分又可分為數(shù)據(jù)測量模塊、FPGA和單片機(jī)接口模塊、FPGA和數(shù)碼管動態(tài)掃描部分。FPGA部分采用verilog語言編寫了電路的各模塊電路，選用了當(dāng)前比較

2、流行的EDA開發(fā)軟件Quartus II作為開發(fā)平臺，所有模塊程序均通過了編譯和功能仿真驗證。對測頻系統(tǒng)的設(shè)計流程、模型的建立和仿真做出了具體詳細(xì)的研究，驗證了該系統(tǒng)的正確性。單片機(jī)部分采用C51編寫了控制軟件。本設(shè)計中以FPGA器件作為系統(tǒng)控制的核心，其靈活的現(xiàn)場可更改性，可再配置能力，對系統(tǒng)的各種改進(jìn)非常方便，在不更改硬件電路的基礎(chǔ)上還可以進(jìn)一步提高系統(tǒng)的性能。關(guān)鍵詞：頻率計，單片機(jī)，F(xiàn)PGA，電子設(shè)計自動化Design of High-accuracy Digital Frequency MeterBased on FPGAABSTRACTFrequency meter is a kin

3、d of electronic instrument applied widely. A kind of high-accuracy digital frequency meter is designed based on FPGA in this paper. At present extends the scope, the high accuracy digital frequency meter's design method to use the monolithic integrated circuit to add, the special-purpose counter

4、 chip mostly to realize high speed.The design of system hardware and system software is accomplished in the paper. System consists of FGPA and MCU. The circuit based on FPGA includes following some parts: data acquisition module, interface between FPGA and MCU, module scanning number tube. Every cir

5、cuit module is realized by verilog.The platform of development is Quartus II and all modules procedure is demonstrated by compiling and simulation. Detailed research of design flow, model establishment and system simulation is done. The correctness of the system is demonstrated. The software based o

6、n MCU is programmed by C51. In this design takes the systems control by the FPGA component the core, its nimble scene alterability, may dispose ability again, is convenient to system's each kind of improvement, in does not change in hardware circuit's foundation also to be possible to furthe

7、r enhance system's performance.The system has the advantage of high-accuracy and convenience. Its practicability of frequency meter is well.KEY WORDS: Frequency meter, MCU, FPGA, electronic design automation 目 錄專心-專注-專業(yè)第1章 緒論1.1 研究背景及意義在電子測量技術(shù)領(lǐng)域內(nèi)，頻率是一個最基本的參數(shù)。它不僅是各種強(qiáng)弱電信號的物質(zhì)本質(zhì)參數(shù)之一，還因為頻率信號的抗干擾性強(qiáng)、易于

8、傳輸、可以獲得較高的測量精度等特點使各種非電信號，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號。因此工程中很多測量，如用振弦式方法進(jìn)行力的測量、時間測量、速度測量、速度控制等都涉及到頻率測量1。因此，研究頻率計具有一定的實用價值2。數(shù)字頻率計是一種用十進(jìn)制數(shù)字顯示被測信號頻率的數(shù)字測量儀器，它的基本功能是測量正弦信號、方波信號、尖脈沖信號以及其它各種單位時間內(nèi)變化的物理量3。在測控系統(tǒng)中，測頻方法的研究越來越受到大家的重視，多種非頻率量的傳感信號都要轉(zhuǎn)化為頻率量來進(jìn)行測量，而頻率計作為測量頻率的儀器被廣泛應(yīng)用于工業(yè)生產(chǎn)、實驗室、國防等領(lǐng)域。1.2 國內(nèi)外研究現(xiàn)狀由以上所述可見，研究設(shè)

9、計一種測量精度高、測頻范圍廣、在更小的空間內(nèi)實現(xiàn)更多的功能、有靈活的現(xiàn)場可更改性的高精度數(shù)字頻率計顯得越來越重要。本課題正是針對于此，研究、設(shè)計一種頻率計，旨在提高頻率測量的高精度、及時性等性能指標(biāo)。下面就簡單的介紹下國內(nèi)外關(guān)于數(shù)字頻率計的研究現(xiàn)狀。1.2.1 頻率計的測量方法目前頻率測量的方法有很多，在進(jìn)行頻率測量時，往往關(guān)心的是頻率所測量的范圍、精度要求以及被測對象的特點。而測量所能達(dá)到的精度，不僅取決于所測的頻率源的精度，而且取決于所使用的測量設(shè)備和測量方法。目前測量頻率的方法有多種，頻率計的種類也各種各樣。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率

10、。典型的傳統(tǒng)的方法是計算每秒內(nèi)待測信號的脈沖個數(shù)，此時閘門時間為1秒。閘門時間也可以大于或小于1秒。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長則每測一次頻率的間隔就越長；閘門時間越短，測的頻率值刷新就越快，但測得的頻率精度就受影響4。1）常用的數(shù)字頻率的測量方法可以分為：(a) 直接測量法 (以下稱 M法)M法是在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)進(jìn)行換算得出被測信號的頻率。這種測量方法的測量精度取決于閘門時間和被測信號頻率。當(dāng)被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。所以這種方法比較適合測量高頻信號的頻率。(b) 周期測量法 (以下稱 T法)T法是通過測量被測信號的

11、周期然后換算出被測信號的頻率。這種測量方法的測量精度取決于被測信號的周期和計時精度，當(dāng)被測信號頻率較高時，對計時精度的要求就很高。這種方法比較適合測量頻率較低的信號。(c) 綜合測量法 (以下稱M /T法)M /T法具有以上兩種方法的優(yōu)點，它通過測量被測信號數(shù)個周期的時間然后換算得出被測信號的頻率，可兼顧低頻與高頻信號，提高了測量精度。但是M法、T法和 M /T法存在±1個字的計數(shù)誤差問題：M法存在被測閘門內(nèi)±1個被測信號的脈沖個數(shù)誤差，T法或M /T法也存在±1個字的計時誤差，這個問題成為制約測量精度提高的一個重要原因5。2）根據(jù)測頻工作原理還可將頻率測量方法分

12、成以下幾類：(a)利用電路的某種頻率響應(yīng)來測量頻率諧振測頻法和電橋測頻法是這類測頻方法的典型代表：前者常用于低頻段的測量，后者主要用于高頻或微波頻段的測量。諧振法的優(yōu)點是體積小、重量輕、不要求電源等，目前仍獲得廣泛應(yīng)用。(b)利用標(biāo)準(zhǔn)頻率與被測頻率進(jìn)行比較來測量頻率采用比較法測量頻率，其準(zhǔn)確度取決于標(biāo)準(zhǔn)頻率的準(zhǔn)確度。拍頻法、示波器法以及差頻法等均屬于此類方法范疇。拍頻法和示波器法主要用于低頻頻段的測量，差頻法主要用于高頻頻段的測量，它的顯著優(yōu)點是測試靈敏度高4。以上兩種方法都適合于模擬電路中實現(xiàn)，還有一類目前最廣泛使用的計數(shù)測頻法則適合于數(shù)字電路實現(xiàn)。該方法是根據(jù)頻率定義，記下單位時間內(nèi)周期信

13、號的重復(fù)次數(shù)。3）從采用的芯片類型和技術(shù)來劃分：從采用的芯片類型和技術(shù)來劃分，有五種設(shè)計方案，不同的測量方法和不同的設(shè)計技術(shù)在實現(xiàn)的效果上有很大區(qū)別。(a) 采用通用中、小規(guī)模集成芯片SSI、MSI等純硬件設(shè)計，方法比較繁瑣和陳舊，在目前的設(shè)計領(lǐng)域中很少使用。(b) 采用單片數(shù)字頻率計芯片，如ICM7216等專用芯片硬件實現(xiàn)，簡單易行，但只有固定的一般功能和通用的基本指標(biāo)，這種芯片的最高計數(shù)頻率僅有15MHz，遠(yuǎn)不能達(dá)到在一些場合需要測量很高頻率的要求，而且測量精度也受到芯片本身的限制。(c) 采用單片機(jī)系統(tǒng)設(shè)計的數(shù)字頻率計（直接測頻法），此種方法雖然能達(dá)到較高的測量范圍、精度，但只是直接記下

14、單位時間內(nèi)周期信號的重復(fù)次數(shù)，其記數(shù)值會有±1個記數(shù)誤差精度，尤其是測量精度隨著頻率的降低而降低。(d) 采用PLD(包括大規(guī)模可編程邏輯器件 FPGA/CPLD等 )系統(tǒng)設(shè)計的等精度數(shù)字頻率計，具有集成度高、高速和高可靠性的特點，使頻率的測頻范圍可達(dá)到0.1Hz50MHz，測頻全域相對誤差恒為百萬分之一。(e) 采用單片機(jī)和 FPGA/CPLD結(jié)合系統(tǒng)設(shè)計的多功能高精度數(shù)字頻率計，用FPGA設(shè)計實現(xiàn)的信號源和測量儀，較之單片機(jī)與分離元件等傳統(tǒng)方法的實現(xiàn)，精度明顯提高，系統(tǒng)可靠性增強(qiáng)，直接帶來了實驗裝置的市場競爭力的提高。函數(shù)信號發(fā)生器和掃頻信號源模塊采用FPGA實現(xiàn)，其核心原理為D

15、DS (Direct Digital Synthesizer)即直接數(shù)字頻率合成技術(shù)。DDS具有較高的頻率分辨率，可以實現(xiàn)頻率的快速切換，并且切換時保持相位的連續(xù)，易于實現(xiàn)頻率、相位、幅度的數(shù)控調(diào)制6。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，得到廣泛應(yīng)用。1.3 EDA技術(shù)簡介所謂的EDA (Electronic Design Automation，電子設(shè)計自動化)技術(shù)，是在20世紀(jì)90年代初，從CAD(計算機(jī)輔助設(shè)計)、CAM(計算機(jī)輔助制造)、CAT(計算機(jī)輔助測試)和CAE(計算機(jī)輔助工程)的概念發(fā)展而來的。目前，電子設(shè)計自動化己逐漸成為重要的設(shè)計手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等

16、許多領(lǐng)域7。EDA技術(shù)就是以計算機(jī)為工作平臺，以EDA軟件工具為開發(fā)環(huán)境、以硬件描述語言HDL為設(shè)計語言、以可編程邏輯器件為試驗載體、以ASIC、SoC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程。在EDA的設(shè)計過程中，用HDL編寫的設(shè)計文件將自動的完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真、直至對特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等等工作。設(shè)計的工作僅限于利用軟件的方式，即用硬件描述語言來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設(shè)計結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計和修改如完成軟件設(shè)計一樣方便而高效。EDA技術(shù)

17、中最為矚目的功能，即最具現(xiàn)代電子設(shè)計技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計仿真測試技術(shù)。EDA仿真測試技術(shù)只需通過計算機(jī)就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準(zhǔn)確的測試與仿真操作，在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標(biāo)器件進(jìn)行所謂的邊界掃描測試。另一方面，高速發(fā)展的FPGA/CPLD器件又為EDA技術(shù)的不斷進(jìn)步奠定了堅實的物質(zhì)基礎(chǔ)。FPGA/CPLD器件的更廣泛的應(yīng)用及廠商間的競爭，使得普通的設(shè)計人員獲得廉價的器件和EDA軟件成為了可能，大大的促進(jìn)了EDA的發(fā)展。EDA技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門較新的技術(shù)，它提供了基于計算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計方法，極大的推動了電子

18、產(chǎn)業(yè)的發(fā)展。目前，在通信、國防、航天、工業(yè)自動化等領(lǐng)域的電子系統(tǒng)設(shè)計當(dāng)中，EDA技術(shù)的含量正以驚人的速度發(fā)展著。未來的EDA將會超越電子設(shè)計的范疇進(jìn)入其他的領(lǐng)域，隨著基于EDA的SoC(System on a Chip)設(shè)計技術(shù)的發(fā)展，軟硬功能核庫的建立，以及基于HDL所謂自頂向下設(shè)計理念的確立，將會極大的推動電子工業(yè)的發(fā)展，將電子系統(tǒng)的設(shè)計和規(guī)劃應(yīng)用到其他的領(lǐng)域中去。1.4 本論文內(nèi)容及安排首先介紹了用verilog語言和FPGA開發(fā)片上系統(tǒng)的基本方法，然后面向電測技術(shù)領(lǐng)域的頻率測量系統(tǒng)，在原來的頻率測量方法：直接測頻法、利用電路的頻率特性進(jìn)行測量以及多周期同步法測量的基礎(chǔ)上，把verilo

19、g和SoC技術(shù)運用到測頻系統(tǒng)中，利用EDA開發(fā)工具研究開發(fā)了等精度測頻系統(tǒng)。并對其進(jìn)行了一系列仿真實驗測試，進(jìn)一步驗證了設(shè)計結(jié)果。本系統(tǒng)采用了 FPGA器件和單片機(jī)相結(jié)合來實現(xiàn)頻率測量系統(tǒng)中的數(shù)字頻率計設(shè)計。除被測信號的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片 FPGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。被測信號可以是方波、三角波或正弦波等周期性變化的信號。如配以適當(dāng)?shù)膫鞲衅鳎梢詫Χ喾N物理量進(jìn)行測試，比如機(jī)械振動的頻率，轉(zhuǎn)速，聲音的頻率以及產(chǎn)品的計件等等。首先查閱資料，了解發(fā)展現(xiàn)狀。在此基礎(chǔ)上，對系統(tǒng)的方案進(jìn)行了設(shè)計。對各個功能模塊的設(shè)計實現(xiàn)進(jìn)行了詳細(xì)的

20、介紹，給出了相應(yīng)的仿真結(jié)果。具體研究內(nèi)容安排如下：第1章：在廣泛查閱文獻(xiàn)資料的基礎(chǔ)上，對頻率計的研究背景及意義、國內(nèi)外研究現(xiàn)狀進(jìn)行了深入了解，對EDA技術(shù)進(jìn)行了簡要介紹。第2章：對頻率測量的方法與原理進(jìn)行分析比較，選擇了等精度測頻的方法。第3章：對本系統(tǒng)的整體設(shè)計思路進(jìn)行了分析，進(jìn)行了總體方案設(shè)計。第4章：詳細(xì)介紹了系統(tǒng)的器件選型，硬件電路設(shè)計。第5章：對本系統(tǒng)進(jìn)行軟件設(shè)計。采用verilog語言詳細(xì)地把FPGA上實現(xiàn)的部分從頂層到底層的每一部分進(jìn)行設(shè)計、仿真；對信號控制和數(shù)據(jù)計算部分（單片機(jī)）進(jìn)行程序開發(fā)；同時對電路進(jìn)行總體設(shè)計。第6章：對課題進(jìn)行了總結(jié)。第2章 頻率測量方法與原理在電測技術(shù)

21、領(lǐng)域內(nèi)，頻率是一個最基本的參數(shù)。它不僅是各種強(qiáng)弱電信號的物質(zhì)本質(zhì)參數(shù)之一，還因為各種非電信號，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號，因此關(guān)于頻率信號的測量和研究顯得非常重要。因為頻率信號的抗干擾性強(qiáng)、易于傳輸，可以獲得較高的測量精度，所以在測控系統(tǒng)中，測頻方法的研究越來越受到大家的重視，多種非頻率量的傳感信號都要轉(zhuǎn)化為頻率量來進(jìn)行測量。用于頻率測量的方法有很多，在進(jìn)行頻率測量時，我們主要關(guān)心的是頻率所測量的范圍、精度要求以及被測對象的特點8。而測量所能達(dá)到的精度，不僅取決于所測的頻率源的精度，而且取決于所使用的測量設(shè)備和測量方法。本章主要介紹一些常用的頻率測量方法。2.1 直

22、接測頻法直接測頻法是最簡單的、也是最基本的測量頻率的方法。其原理就是在給定的閘門信號中填入脈沖，并通過一定的計數(shù)線路，得到所填充的脈沖的個數(shù)，從而算出待測信號的頻率或者周期。其測量原理如圖2.1所示：在測量的過程中，按照信號頻率高低的不同，其測量方法分為兩種：(1)被測信號頻率較高時此時，通常選用頻率較低的一個標(biāo)準(zhǔn)頻率信號作為閘門信號，而將被測信號作為填充脈沖，在固定的閘門時間內(nèi)對其計數(shù)。設(shè)閘門寬度為T，計數(shù)值為N則這種測量方法的頻率測量值為： （2-1）測量誤差主要決定于閘門時間T和計數(shù)器計數(shù)的數(shù)的準(zhǔn)確度，因此，總的誤差可以采用分項誤差絕對值線性相加來表示，即 （2-2）其中是最大量化誤差的

23、相對值，的產(chǎn)生是由于在測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系不相關(guān)造成的，即在相同的主門開啟時間內(nèi)，計數(shù)器所得的數(shù)不一定相同，當(dāng)主門開啟時間T接近甚至等于被測信號周期Tx的整數(shù)倍時，量化的誤差最大，最大量化誤差為為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上等于石英晶體振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度，也是閘門時間的相對誤差閘門時間的準(zhǔn)確度，即： （2-3）閘門被測信號圖2.1 直接測頻法原理圖(2)被測信號頻率較低時此時，通常選用被測信號作為閘門信號，而將頻率較高的標(biāo)準(zhǔn)頻率信號作為填充脈沖，進(jìn)行計數(shù)。設(shè)計數(shù)值為N，標(biāo)準(zhǔn)頻率信號的頻率為fs，周期為Ts。則這種測量方法的頻率測量值為： （2-4）誤差主要為

24、對標(biāo)準(zhǔn)頻率信號計數(shù)產(chǎn)生的士1個字誤差，在忽略閘門信號自身誤差的情況下，測量精度為： （2-5）直接測頻方法的優(yōu)點是：測量比較方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。這種測頻方法的主要缺點是：測量誤差主要來自于被測信號和標(biāo)準(zhǔn)頻率信號，由于標(biāo)準(zhǔn)頻率信號的計數(shù)器總存在±1個計數(shù)誤差，難以同時兼顧低頻和高頻以實現(xiàn)等精度測量，所以測量的精度較低。但是，通過提高測量頻率可以提高測量的精度，如果測量的頻率一定時，盡可能的在比較長的閘門時間下測頻，可以提高測量精度8。但對于較低的被測頻率來說，測頻的精度是不高的。拍頻法、示波器法和差頻法等測量頻率的方法都屬于此方法的范疇。前兩種方

25、法主要低頻頻率的測量。差頻發(fā)則常用于高頻頻段的頻率測量，其突出的優(yōu)點是測試靈敏度高。2.2 利用電路的頻率特性進(jìn)行測量設(shè)某電路的頻率特性為： （2-6）式中a，b，c是電路己知參數(shù)，可以根據(jù)a，b，c等值求出頻率。用此方法測量頻率的有電橋法和諧振法等。下面分別簡單的做一介紹。2.2.1 電橋法測頻電橋法測頻是利用交流電橋的平衡條件和電橋電源頻率有關(guān)這一特性來測量頻率的，在電橋面板上將調(diào)節(jié)電橋平衡的可變電阻(或電容)的調(diào)節(jié)旋鈕(度盤)按頻率刻度，則在電橋指示平衡時，測試者便可以從刻度上直接讀得被測信號的頻率fx。這種電橋測頻法的精度約為±(0.51)%。在高頻時，由于寄生參數(shù)影響嚴(yán)重，

26、會使測量精度大大下降，所以這種電橋測頻方法僅適用于l0KHz以下的音頻范圍9。2.2.2 諧振法測頻諧振法測頻是利用電感、電容串聯(lián)諧振回路或并聯(lián)諧振回路的諧振特性來實現(xiàn)測頻的。當(dāng)被測的頻率信號加到變壓器式的諧振電路中時，調(diào)節(jié)電容來使諧振電路達(dá)到諧振。如果電容的調(diào)節(jié)度盤按諧振頻率刻度，則可以直接從該刻度讀出被測頻率值。諧振法測量頻率的精度大約在±(0.251)%的范圍內(nèi)，通常作為頻率粗測或者某些儀器的附屬測頻部件。2.2.3 頻率電壓轉(zhuǎn)換法測頻這種測頻方法的原理是利用相關(guān)電路把正弦頻率轉(zhuǎn)換為周期相等、寬度 、幅度均為定值的矩形脈沖列，用低通濾波器濾除其全部交流分量，則平均值即直流分量為

27、： （2-7）輸出的電流電壓依次用上式按頻率刻度的電壓表指示，則從電壓表指針?biāo)傅目潭缺憧芍苯幼x出被測頻率fx ， f U轉(zhuǎn)換式頻率計最高測量頻率可達(dá)幾兆赫茲。可以連續(xù)監(jiān)視頻率的變化是這種測量頻率方法的突出優(yōu)點。2.3 等精度測量法等精度測量方法是在直接測頻方法的基礎(chǔ)上發(fā)展起來的。它的閘門時間不是固定的值，而是被測信號周期的整數(shù)倍，即與被測信號同步。因此，排除了對被測信號計數(shù)所產(chǎn)生的個字誤差，并且達(dá)到了在整個測量頻段的等精度測量10，其測頻原理如圖2.2所示。被測信號 預(yù)置閘門 實際閘門 標(biāo)準(zhǔn)時鐘 圖2.2 等精度測頻原理圖在測量過程中，有兩個計數(shù)器分別對標(biāo)準(zhǔn)和被測信號同時計數(shù)。首先給出閘門開

28、啟信號（預(yù)置閘門上升沿），此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才真正開始計數(shù)。然后預(yù)置閘門關(guān)閉信號（下降沿）到時，計數(shù)器并不立即停止計數(shù)，而是等到被測信號的上升沿到來時才結(jié)束計數(shù)，完成一次測量過程?？梢钥闯觯瑢嶋H閘門時間t與預(yù)置閘門時間t并不嚴(yán)格相等，但差值不會超過被測信號的一個周期11。設(shè)在一次實際閘門時間t中計數(shù)器對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為Ns，標(biāo)準(zhǔn)信號的頻率為fs則被測信號的頻率為： （2-8）若忽略標(biāo)準(zhǔn)頻率信號的誤差，則等精度測頻可能產(chǎn)生的相對誤差為： （2-9）式中fo為被測信號的準(zhǔn)確值。在測量中由于fx計數(shù)的起停時間都是由該信號的上升沿

29、觸發(fā)的，對fx的計數(shù)Nx無誤差。而對fs的計數(shù)Ns最多相差一個數(shù)的誤差，即|Ns| 1。則測量頻率為： （2-10）由以上分析我們可得出，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，從而實現(xiàn)了整個測試頻段的等精度測量。而閘門時間選的越長，標(biāo)準(zhǔn)頻率選的越高，測頻的相對誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測量精度滿足的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時間縮短，即提高測試速度10。本課題設(shè)計的基本要求是：頻率測量范圍為：1Hz10MHz；測量精度要求：測頻全域的相對誤差恒為萬分之一，即需達(dá)到10×10-5；下一章將對系統(tǒng)的

30、總體設(shè)計方案進(jìn)行介紹。2.4 本章小結(jié)本章詳細(xì)的介紹了頻率測量的常用方法，主要包括直接測頻法、利用電路的頻率特性進(jìn)行測量的方法、等精度測頻率，并對幾種測量方法進(jìn)行了具體的分析。通過研究，指出了各種測量方法的適用測量范圍及其優(yōu)缺點，并對其可能產(chǎn)生的誤差進(jìn)行了分析，提出了提高測量精度的方法。第3章 系統(tǒng)總體設(shè)計方案數(shù)字頻率計的設(shè)計方法多種多樣，有用具有記憶功能的觸發(fā)器設(shè)計而成的頻率計，還有用以單片機(jī)為核心器件設(shè)計而成的頻率計。而可編程邏輯器件FPGA和EDA技術(shù)的應(yīng)用和發(fā)展，使傳統(tǒng)的電子系統(tǒng)設(shè)計發(fā)生了根本的變革。本章主要介紹了采用FPGA和單片機(jī)相結(jié)合的方法來實現(xiàn)數(shù)字頻率計系統(tǒng)。3.1 頻率計系統(tǒng)

31、設(shè)計任務(wù)與分析要做好一個設(shè)計就必須明確設(shè)計的要求，對設(shè)計任務(wù)進(jìn)行仔細(xì)分析，然后提出設(shè)計方案。3.1.1 頻率計系統(tǒng)設(shè)計任務(wù)要求設(shè)計一種基于FPGA的數(shù)字頻率計。要求：（1）能測量方波、正弦波和三角波的頻率；（2）頻率測量范圍為：1Hz10MHz；（3）相對測量精度：1/10000；（4）LED顯示測量值。3.1.2 頻率計系統(tǒng)設(shè)計任務(wù)分析在第一章緒論中介紹了頻率計的幾種設(shè)計方案，其中采用PLD(包括大規(guī)?？删幊踢壿嬈骷﨔PGA/CPLD等)系統(tǒng)設(shè)計的等精度數(shù)字頻率計，具有集成度高、高速和高可靠性的特點，頻率的測頻范圍可達(dá)到0.1Hz50MHz，測頻全域相對誤差恒為百萬分之一，完全可以達(dá)到任務(wù)要

32、求。因此，本系統(tǒng)采用了FPGA器件和單片機(jī)結(jié)合實現(xiàn)頻率測量系統(tǒng)中的數(shù)字頻率計設(shè)計。除被測信號的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。本設(shè)計采用verilog語言對FPGA部分進(jìn)行軟件開發(fā)與設(shè)計，單片機(jī)部分的軟件開發(fā)則采用匯編語言進(jìn)行。設(shè)計選用的開發(fā)環(huán)境為Quartus II 7.0，測頻系統(tǒng)的生成、編譯、仿真和驗證都是在該系統(tǒng)中進(jìn)行的。3.2 系統(tǒng)總體設(shè)計方案在快速測量的要求下，要保證高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號；而單片機(jī)受本身時鐘頻率和若干指令運算的限制，測頻的速度較慢，無法滿足高速、高精度的測頻

33、要求。而采用高集成度、高速的FPGA為實現(xiàn)高速、高精度的測頻提供了保證。本設(shè)計的總體設(shè)計方案如圖3.1所示：系統(tǒng)總體設(shè)計方案主要由以下幾個部分構(gòu)成：（1）信號整形電路。用于對待測信號進(jìn)行放大和整形，以便作為PLD器件的輸入信號。（2）測頻電路。是測頻的核心電路模塊，可以由FPGA/CPLD等PLD器件擔(dān)任。（3）50MHz的標(biāo)準(zhǔn)頻率信號源直接進(jìn)入FPGA。（4）單片機(jī)電路模塊。用于控制FPGA的測頻操作和讀取測頻數(shù)據(jù)，并做出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的串行通信口和FPGA進(jìn)行通信。（5）鍵盤模塊?？梢杂?個鍵執(zhí)行測試控制，一個是復(fù)位鍵，一個是測頻命令鍵。（6）數(shù)碼顯示模塊?？梢杂?個數(shù)碼管來顯示

34、測試結(jié)果，為了充分的利用FPGA的資源，LED顯示部分由FPGA進(jìn)行控制。測頻率鍵 待測信號50MHz數(shù)據(jù)控制信號80C51單片機(jī)FPGA信號放大整形電路晶振TCLKBCLK數(shù)碼顯示 復(fù)位鍵復(fù)位鍵 圖3.1 系統(tǒng)總體設(shè)計方案圖3.3 FPGA內(nèi)部功能模塊設(shè)計FPGA內(nèi)部功能模塊是等精度測頻的核心電路模塊，其實現(xiàn)方法可以簡單地用圖3.2和圖3.3來說明。圖3.2中count32_a和count32_b是兩個可控的32位高速計數(shù)器，EN信號是它們的計數(shù)允許信號，高電平有效。預(yù)置門控信號CL可由單片機(jī)發(fā)出，可以證明，在1秒至0.1秒間選擇的范圍內(nèi)，CL的時間寬度對測頻精度幾乎沒有影響，在此設(shè)其寬度為

35、T。標(biāo)準(zhǔn)頻率信號從count32_a的時鐘輸入端BCLK輸入，設(shè)其頻率為fs；經(jīng)整形后的被測信號從與count32_a相似的32位計數(shù)器count32_b的時鐘輸入端TCLK輸入，設(shè)其真實頻率值為fxe，被測頻率為fx。測頻原理說明如下：測頻開始前，首先發(fā)出一個清零信號CLR，使兩個計數(shù)器和D觸發(fā)器置0，同時通過信號EN，禁止兩個計數(shù)器計數(shù)。這是一個初始化操作。count32_aENBCLKCLRcount32_bENTCLKCLRD QCLRSTART清零信號EN預(yù)置門控信號CL被測信號fx100MHZ標(biāo)準(zhǔn)頻率信號fsCLR3232圖3.2 等精度數(shù)字頻率計測頻主控原理圖然后由單片機(jī)發(fā)出允許

36、測頻命令，即令預(yù)置門控信號CL為高電平，這時D觸發(fā)器要一直等到被測信號的上升沿通過時Q端才被置1。與此同時，將同時啟動計數(shù)器count32_a和count32_b，進(jìn)入圖3.3“計數(shù)允許周期” START。在此期間，count32_a和count32_b分別對標(biāo)準(zhǔn)信號fs和被測信號fx同時計數(shù)。當(dāng)T秒后，預(yù)置門信號被單片機(jī)置為低電平，但此時兩個計數(shù)器仍沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過D觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。由圖3.3可見，CL的寬度和發(fā)生的時間都不會影響計數(shù)使能信號允許計數(shù)的周期，即使能信號允許計數(shù)的周期總是恰好等于待測信號TCLK的完整周期數(shù)，這正是確保

37、TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且，CL寬度的改變以及隨機(jī)的出現(xiàn)時間造成的誤差最大只有BCLK信號的一個周期，如果BCLK有精度穩(wěn)定的晶體振蕩器發(fā)出，則任何時刻的絕對誤差只有1億分之一秒12。設(shè)在一次預(yù)置門時間T中對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)頻率信號的計數(shù)值為Ns，則測得的頻率為： （3-1）最后通過控制SEL二選一模塊和并串轉(zhuǎn)換模塊pal2serail，將計數(shù)器count32_a和count32_b中的兩個32位數(shù)據(jù)分別讀入單片機(jī)并按上式進(jìn)行計算和顯示結(jié)果。TCLK CL START BCLK CLR 計數(shù)允許周期T圖3.3 等精度數(shù)字頻率計測控時序圖3.4 本章小結(jié)

38、本章主要是對頻率計系統(tǒng)的設(shè)計任務(wù)指標(biāo)進(jìn)行分析，并提出基于FPGA和單片機(jī)相結(jié)合的頻率計系統(tǒng)設(shè)計方案。在此基礎(chǔ)上，對設(shè)計方案的各個模塊的功能進(jìn)行了簡要介紹。最后，對FPGA內(nèi)部功能模塊進(jìn)行設(shè)計以實現(xiàn)等精度測頻。第4章 系統(tǒng)的硬件電路設(shè)計系統(tǒng)的硬件電路設(shè)計主要包括了FPGA、單片機(jī)以及其他外圍電路的設(shè)計，本章將對它們進(jìn)行介紹。4.1 FPGA部分的硬件設(shè)計FPGA部分是數(shù)字頻率計系統(tǒng)的核心部分，它是整個測頻的核心模塊。4.1.1 FPGA簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)

39、展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一，其特點主要有：（1）采用FPGA設(shè)計ASIC，不需要投片生產(chǎn)，設(shè)計周期短、開發(fā)費用低、風(fēng)險小；（2）FPGA可做其他全定制或半定制ASIC電路的中試樣片；（3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳；（4）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS， TTL電平兼容。隨著可編程邏輯技術(shù)的不斷進(jìn)步和創(chuàng)新，F(xiàn)PGA已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、汽車電子、工業(yè)控制等領(lǐng)域。由于其現(xiàn)場邏

40、輯功能可重構(gòu)且具有高集成度、高密度和高性能等特點，因而得到了迅猛發(fā)展。FPGA芯片所包含的資源越來越豐富，可實現(xiàn)的功能也越來越強(qiáng)，這使得FPGA在電子電路設(shè)計中越來越重要13。4.1.2 FPGA芯片的選型在選擇FPGA器件時，一般遵循“多”、“快”、“好”、“省”四個原則。“多”就是芯片功能多，“快”就是芯片速度快，“好”就是芯片的性價比高，“省”就是芯片的功耗低、省電。所以在選擇產(chǎn)品時，一般需要考慮以下技術(shù)因素：門密度、內(nèi)存容量、最大的時鐘頻率、工作電壓、最大I/O引腳數(shù)、封裝形式等。綜上所述，本設(shè)計選定FLEX10K系列芯片，其封裝如圖4.1所示。FPGA是工業(yè)界第一個嵌入式的可編程邏輯

41、器件。由于其采用0.42um、可重構(gòu)的CMOS SRAM單元具有高密度、低成本、低功率等特點，所以脫穎而出成為當(dāng)今Altera中應(yīng)用前景最好的器件系列。到目前為止，其集成度也門。FLEX10K主要由嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、快速布線通道(Fast Track)和I/O單元組成，具有如下特點：(1) 片上集成了實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普通函數(shù)的邏輯陣列；(2) 功率低，穩(wěn)定狀態(tài)工作電流小于0.5mA；(3) 高密度，具有10000個可用門；(4) 支持多電壓(Multi-voltage) I/O接口，低功耗，遵守全PCI總線規(guī)定，內(nèi)帶JTAG邊界掃描測試電路；(5) 通過

42、外部EPROM、集成控制器或JTAG接口實現(xiàn)在電路可重構(gòu)(ICR)；(6) 快速、可預(yù)測連線延時的快速通道連續(xù)式布線結(jié)構(gòu)；(7) 實現(xiàn)高速、多輸入邏輯函數(shù)的專用級聯(lián)鏈；(8) 增強(qiáng)功能的I/O引腳，每個引腳都有一個獨立的三態(tài)輸出使能控制，都有漏極開路選擇；(9) 具有快速建立時間和時鐘到輸出延時的外部寄存器；(10) 多種封裝方式可任意選擇。圖4.1 FPGA引腳圖同樣FLEX 10K器件的配置數(shù)據(jù)存儲在SRAM單元中，由于SRAM的易失性，因此這些數(shù)據(jù)必須保存在PLD器件以外的EPROM、EEPROM或FLASH ROM等非易失存儲器內(nèi)，在每次上電時將配置數(shù)據(jù)重新載入到器件的SRAM單元中1

43、4。4.2 單片機(jī)部分的硬件電路設(shè)計本系統(tǒng)中單片機(jī)主要用于數(shù)據(jù)的處理和對FPGA的控制，它將協(xié)同F(xiàn)PGA完成整個系統(tǒng)的測頻部分。4.2.1 單片機(jī)的選型原則（1）單片機(jī)的系統(tǒng)適應(yīng)性單片機(jī)的系統(tǒng)適應(yīng)性是指能否用這個單片機(jī)完成對應(yīng)用系統(tǒng)的控制或數(shù)據(jù)處理的任務(wù)，或增加一些附加的集成電路完成要求的任務(wù)。而不是一味的追求高性能。這是單片機(jī)選型最重要的原則15。系統(tǒng)適應(yīng)性主要考慮以下問題： 單片機(jī)是否含有所需的I/O端口數(shù)目如果所選的單片機(jī)I/O端口太少，滿足不了系統(tǒng)的功能要求，那么再去擴(kuò)展就比較麻煩，成本也比較高;如果單片機(jī)的I/O端口太多，又勢必造成單片機(jī)資源的浪費，這樣相對來說也就是選擇了價格過高的

44、單片機(jī)。 單片機(jī)是否含有所需的中斷源和定時器高效率的程序，往往以中斷方式來實現(xiàn)對突發(fā)事件的處理。如果中斷源不夠用，用擴(kuò)展的方法解決，往往需要占用I/O口，這樣需要額外的開支，增加了成本；另外，在一個應(yīng)用系統(tǒng)中往往需要用到定時器，定時器資源是否夠用，這也是選擇單片機(jī)時必須要考慮到的問題16。 單片機(jī)是否含有所需的外圍端口部件一個應(yīng)用系統(tǒng)所需的外圍部件是多種多樣的，如果在單片機(jī)的I/O口中包含有這些外圍的端口部件，那么就可以簡化電路設(shè)計，降低成本，提高可靠性。例如：A/D轉(zhuǎn)換、D/A轉(zhuǎn)換、串行口終端、LCD顯示驅(qū)動等等。 單片機(jī)的CPU是否有合適的吞吐量單片機(jī)的處理能力主要表現(xiàn)在其CPU的位數(shù)、運

45、行速度、指令的功能、指令周期的長短、中斷能力、堆棧大小、存儲能力等指標(biāo)上。選用單片機(jī)時必須要考慮這些指標(biāo)。（2）單片機(jī)的可購買性單片機(jī)的購買途徑是否順暢以及購買量是否足夠。即是否直接從單片機(jī)生產(chǎn)廠家或其代理商處買到。當(dāng)我們用單片機(jī)來開發(fā)一個產(chǎn)品時，勢必有其數(shù)量的要求，這就要求所選用的單片機(jī)也應(yīng)有數(shù)量的保證，只有這樣才能滿足批量生產(chǎn)的需要。而且對某種型號的單片機(jī)的社會整體需求量是決定此單片機(jī)價格的一個重要的因素。另外，還要關(guān)注一下，此類的單片機(jī)是否仍然在生產(chǎn)之中。（3）單片機(jī)的可開發(fā)性如果所選用的單片機(jī)沒有足夠的開發(fā)手段，那么該系統(tǒng)的開發(fā)將很難順利的進(jìn)行，此單片機(jī)也將很難應(yīng)用于被控制對象中。綜上

46、所述，遵循以上原則對單片機(jī)進(jìn)行選擇，本設(shè)計中采用 AT89S51單片機(jī)芯片。4.2.2 單片機(jī)控制電路的設(shè)計單片機(jī)測頻控制電路如圖4.2所示，由單片機(jī)完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出，F(xiàn)PGA完成各種測試功能。AT89S51單片機(jī)CL CLR fx START SEL fsLOADEN1EN2DATACLKFLEX 10k圖4.2 單片機(jī)與FLEX 10k控制通信框圖（1）CL：預(yù)置門控信號，由單片機(jī)發(fā)送給FPGA。CL=1時，預(yù)置門打開START=1；CL=0時，預(yù)置門關(guān)閉START=0。（2）CLR：系統(tǒng)全清零功能。（3）START：計數(shù)開始信號，由FPGA發(fā)送給單片機(jī)。（4

47、）SEL：計數(shù)結(jié)果輸出選擇信號，由單片機(jī)發(fā)送給FPGA。SEL為0時輸出被測信號的計數(shù)結(jié)果；SEL為1時輸出標(biāo)準(zhǔn)信號的計數(shù)結(jié)果。（5）LOAD：并串轉(zhuǎn)換模塊pal2serial的數(shù)據(jù)裝載信號。（6）EN1和EN2：并串轉(zhuǎn)換模塊和串并轉(zhuǎn)換模塊的使能信號；（7）DATA：FPGA和單片機(jī)進(jìn)行串行數(shù)據(jù)通信的信號。 （8）CLK：顯示模塊disp的時鐘信號。（9）fs：標(biāo)準(zhǔn)頻率信號，此頻率來源于50MHz的有源晶振；（10）fx：被測信號，此信號是經(jīng)過限幅整形電路后的方波信號信號。4.3 外圍電路設(shè)計除了FPGA和單片機(jī)部分外，本系統(tǒng)中還用到了一些外圍電路：鍵盤接口電路、顯示電路、放大整形電路等。下面

48、將對它們詳細(xì)介紹。4.3.1 鍵盤接口電路鍵盤接口電路如圖4.3所示。按鍵需要按鍵不多，設(shè)計兩個就夠用?？梢栽O(shè)置Button1為測頻鍵，Button2為復(fù)位鍵，當(dāng)按鍵Button1按下時，該線為低電平，在單片機(jī)引腳也變?yōu)榈?，檢測鍵盤按下。圖4.3 鍵盤電路4.3.2 顯示電路為了充分的利用FPGA的資源，故顯示部分由FPGA來控制，顯示部分可采用動態(tài)掃描和靜態(tài)掃描兩種掃描方式，綜合各方面的因素，本設(shè)計采用動態(tài)掃描方式，用8個數(shù)碼管進(jìn)行顯示，中間使用一個74LS273做鎖存部分。FPGA將最后的顯示數(shù)據(jù)傳送到74LS273上面鎖存，并由FPGA選擇所對應(yīng)的數(shù)碼管，從而進(jìn)行選擇，圖4.4為顯示電路

49、的連線圖。圖4.4顯示電路4.3.3 電源電路設(shè)計采用5V電源電壓為其供電。直流穩(wěn)壓電源一般由電源變壓器、整流濾波電路以及穩(wěn)壓電路所組成，如圖4.5所示。220V交流電經(jīng)變壓、整流、濾波后，由一片7805三端穩(wěn)壓器向系統(tǒng)提供+5V電壓信號。選用輸出電壓固定為+5V的三端集成穩(wěn)壓器7805。變壓器將電網(wǎng)220V電壓變?yōu)?9V電壓，經(jīng)二極管橋式整流后，為78V的電壓送入7805的輸入端，電容C2和C4用來實現(xiàn)頻率補(bǔ)償，防止穩(wěn)壓器7805產(chǎn)生高頻自激和抑制電路引入的高頻干擾，C3是電解電容，以減小穩(wěn)壓電源輸出端由輸入電源引入的低頻干擾。4.3.4 信號放大整形電路實際測量中我們常需要測量正弦波或三角

50、波的頻率，而數(shù)字電路只能接收方波信號，所以需要設(shè)計一個信號整形電路把三角波和正弦波轉(zhuǎn)化成方波進(jìn)行測量。放大整形電路由9018和74F14等組成，其中9018組成放大電路將輸入頻率為fx的周期信號如正弦波、三角波等進(jìn)行放大。74F14施密特觸發(fā)器對放大器的輸出信號進(jìn)行整形，使之成為矩形脈沖。其電路如圖4.6所示。圖4.5 電源電路圖4.6 信號放大整形電路4.3.4 其它電路單片機(jī)的時鐘電路由11.0592MHz的普通晶體振蕩器。它可產(chǎn)生10-5-10-4量級的頻率精度，標(biāo)準(zhǔn)頻率1-100MHz，頻率穩(wěn)定度是±100ppm。FPGA的標(biāo)準(zhǔn)頻率信號由50MHz的溫度補(bǔ)償式晶體振蕩器提供。

51、屬于有源晶振，它采用溫度敏感器件進(jìn)行溫度頻率補(bǔ)償，為了使振源工作在最佳狀態(tài)，內(nèi)部還集成高頻運放提供阻抗匹配，頻率精度達(dá)到10-7-10-6數(shù)量級，頻率范圍1-60MHz，頻率穩(wěn)定度為±1-±2.5ppm。 4.4 本章小結(jié)本章主要介紹了系統(tǒng)的硬件電路設(shè)計部分。首先簡單的介紹了FPGA芯片及FPGA芯片的選型；然后對單片機(jī)控制電路進(jìn)行了設(shè)計；最后對其它外圍電路進(jìn)行了設(shè)計，包括鍵盤電路、顯示電路、電源電路、時鐘電路等。第5章 系統(tǒng)的軟件設(shè)計本設(shè)計中采用FPGA和單片機(jī)相結(jié)合來實現(xiàn)對頻率的測量，它們都是可編程芯片，需要對其進(jìn)行軟件編程。FPGA可以在Quartus II開發(fā)平臺下

52、運用verilog語言進(jìn)行編程、仿真與驗證，而單片機(jī)的程序可以采用匯編語言來編寫。5.1 VERILOG HDL語言簡介硬件描述語言HDL（Hardware Description Language）是相對于一般的計算機(jī)語言如C， Pascal而言的。HDL是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式17。設(shè)計者可以利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA或CPLD內(nèi)部結(jié)構(gòu)并實現(xiàn)相應(yīng)邏輯功能的門級或更底層的結(jié)構(gòu)網(wǎng)表文件和下載文件。就FPGA/CPLD開發(fā)來說，verilog語言是最

53、常用和流行的硬件描述語言之一。下面就對verilog語言進(jìn)行一下介紹。verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進(jìn)行各種級別的邏輯設(shè)計，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言。據(jù)有關(guān)文獻(xiàn)報道，目前在美國使用verilog HDL進(jìn)行設(shè)計的工程師大約有60000人，全美國有200多所大學(xué)教授用verilog 硬件描述語言的設(shè)計方法。在我國臺灣地區(qū)幾乎所有著名大學(xué)的電子和計算機(jī)工程系都講授verilog有關(guān)的課程18。從語法結(jié)構(gòu)上看，verilog HDL語言與C語言有許多相似之處，并繼承和借鑒了C語言

54、的多種操作符和語法結(jié)構(gòu)。下面列出的是verilog HDL硬件描述語言的一些主要特點：（1）能形式化地表示電路的結(jié)構(gòu)和行為。（2）借用高級語言的結(jié)構(gòu)和語句，例如條件語句、賦值語句和循環(huán)語句等，在verilog HDL中都可以使用，既簡化了電路的描述，又方便了設(shè)計人員的學(xué)習(xí)和使用。（3）能夠在多個層次上對所設(shè)計的系統(tǒng)加以描述，從開關(guān)級、門級、寄存器傳輸級(RTL)到功能級和系統(tǒng)級，都可以描述。設(shè)計的規(guī)?？梢允侨我獾模Z言不對設(shè)計的規(guī)模施加任何限制。（4）verilog HDL具有混合建模的能力，即在一個設(shè)計中各個模塊可以在不同設(shè)計層次上建模和描述。（5）基本邏輯門，例如and、or和nand等都

55、內(nèi)置在語言中；開關(guān)級結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中，用戶可以直接調(diào)用。（6）用戶定義原語(UDP)創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。verilog HDL還具有內(nèi)置邏輯函數(shù)。verilog HDL語言最大的特點就是易學(xué)易用，通過學(xué)習(xí)和使用，可以在短時間內(nèi)掌握該語言。另外該語言的功能強(qiáng)，可以滿足各個層次設(shè)計人員的需要，從高層的系統(tǒng)描述到底層的版圖設(shè)計，都能很好地支持19。因此，本設(shè)計采用verilog語言對FPGA內(nèi)部功能模塊進(jìn)行描述。5.2 QUARTUS II軟件簡介Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，在21世紀(jì)初推出，現(xiàn)在是MAX plus II的升級產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成FPGA開發(fā)的整個流程，它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。Quartus II設(shè)計工具完全支持VHDL、verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、verilog邏輯綜合