基于QuartusⅡ的偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)

1、通信系統(tǒng)課程設(shè)計(jì)報(bào)告通信系統(tǒng)課程設(shè)計(jì)報(bào)告設(shè)計(jì)題目： 偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)班 級： 13物聯(lián)網(wǎng)1 姓 名： 李亞軍 學(xué) 號： 2013313136 指導(dǎo)教師： 程欽、任艷玲 課程地點(diǎn)： 60-507 江蘇理工學(xué)院電氣信息工程學(xué)院 2106 年 9 月 8 日目 錄序言 1第1章 Quartus軟件介紹 2 1.1 Quartus簡介 2第2章 基于Quartus的偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)3 2.1偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)要求 3 2.2偽隨機(jī)m序列發(fā)生器的設(shè)計(jì) 3 2.3偽隨機(jī)m序列發(fā)生器的實(shí)現(xiàn) 5 2.3.1原理圖輸入法實(shí)現(xiàn)與仿真結(jié)果分析 5 2.3.2 VHDL語言實(shí)現(xiàn)與仿真結(jié)果分析 7

2、 2.4 設(shè)計(jì)分析與總結(jié) 9 2.4.1故障分析9 2.4.2功能分析9參考文獻(xiàn) 10體會(huì)與建議 11附錄 12序  言 隨機(jī)噪聲降低了通信系統(tǒng)的可靠性，限制信道容量但又可以用于測試通信系統(tǒng)性能和提高保密通信，所以就有偽隨機(jī)序列的產(chǎn)生。因?yàn)槠渚哂蓄愃朴陔S機(jī)噪聲的某些統(tǒng)計(jì)特性又避免了隨機(jī)噪聲不能重復(fù)產(chǎn)生和處理的缺點(diǎn)。m序列是最長線性移位寄存器序列的簡稱，是一種偽隨機(jī)序列、偽噪聲(PN)碼或偽隨機(jī)碼?？梢灶A(yù)先確定并且可以重復(fù)實(shí)現(xiàn)的序列稱為確定序列；既不能預(yù)先確定又不能重復(fù)實(shí)現(xiàn)的序列稱隨機(jī)序列；不能預(yù)先確定但可以重復(fù)產(chǎn)生的序列稱偽隨機(jī)序列。m序列是目前廣泛應(yīng)用

3、的一種偽隨機(jī)序列，其在通信領(lǐng)域有著廣泛的應(yīng)用，如擴(kuò)頻通信，衛(wèi)星通信的碼分多址，數(shù)字?jǐn)?shù)據(jù)中的加密、加擾、同步、誤碼率測量等領(lǐng)域。在所有的偽隨機(jī)序列中，m序列是最重要、最基本的一種偽隨機(jī)序列。它容易產(chǎn)生，規(guī)律性強(qiáng)，有很好的自相關(guān)性和較好的互相關(guān)特性。采用原理圖輸入和VHDL語言產(chǎn)生周期為127，碼元速率為50HZ的m序列     第一章 Quartus軟件介紹1.1Quartus簡介Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Des

4、cription Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可

5、編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)

6、鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。第二章 基于Quartus的偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)2.1偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)要求采用原理圖輸入法，完成后可進(jìn)一步選做采用VHDL語言輸入法實(shí)現(xiàn)。根據(jù)m序列產(chǎn)生原理，確定m序列發(fā)生器具體設(shè)計(jì)方案。設(shè)計(jì)m序列產(chǎn)生電路原理圖、調(diào)試及仿真

7、時(shí)時(shí)序波形。序列周期要求為127，碼元速率為50Hz。2.2偽隨機(jī)m序列發(fā)生器的設(shè)計(jì)a5a4a3a2a1a0a6c0=1c3=1c7=1輸出圖1 所設(shè)計(jì)的m序列線性反饋移位寄存器原理圖 圖2 本原多項(xiàng)式表m序列：線性反饋移位寄存器產(chǎn)生的周期最長序列，。因題目要求序列周期為P=127，即可列出不等式為： 。由不等式求得n最小值為7。由n=7查詢圖2本原多項(xiàng)式表得本原多項(xiàng)式：。又因?yàn)楸驹囗?xiàng)式的系數(shù)為1所以可得。由圖3線性反饋移位寄存器原理圖可畫出圖4的m序列線性反饋移位寄存器原理圖。圖 3 線性反饋移位寄存器原理圖a5a4a3a2a1a0a6c0=1c3=1c7=1輸出圖4 所設(shè)計(jì)的m序列線性反

8、饋移位寄存器原理圖由圖4的m序列線性反饋移位寄存器原理圖可得序列周期要求為127的偽隨機(jī)m序列產(chǎn)生過程如下：將a6原有值給a5，將a5原有值給a4，將a4原有值給a3，將a3原有值給a2，將a2原有值給a1，將a1原有值給a0，將a0與a4原有值異或后給a6。如此循環(huán)，a0輸出數(shù)據(jù)即為序列周期要求為127的偽隨機(jī)m序列。按此方法可算出序列周期要求為127偽的隨機(jī)m序列一個(gè)周期內(nèi)數(shù)據(jù)如圖5所示，a6至a0下方對應(yīng)的數(shù)據(jù)即初始值為1000000按上述循環(huán)的結(jié)果，n下數(shù)據(jù)是前面數(shù)據(jù)循環(huán)到第幾次時(shí)出現(xiàn)的。從圖中可看出0-126無重復(fù)數(shù)據(jù)，從127開始與0-126內(nèi)數(shù)據(jù)重復(fù)出現(xiàn)可知其周期即為127。a0

9、一列即序列周期要求為127的偽隨機(jī)m序列。圖5 所計(jì)算數(shù)據(jù)圖（周期為127。0-126無重復(fù)數(shù)據(jù)，從127數(shù)據(jù)開始重復(fù)）2.3偽隨機(jī)m序列發(fā)生器的實(shí)現(xiàn)2.3.1原理圖輸入法實(shí)現(xiàn)與仿真結(jié)果分析圖6 Quartus實(shí)現(xiàn)m序列電路原理圖abc0按照圖4原理圖，選用7個(gè)D觸發(fā)器和1個(gè)異或門按照原理圖相連接。D觸發(fā)器為上升沿有效，PRN引腳低電平時(shí)Q引腳輸出為高電平，CLRN引腳低電平時(shí)Q引腳輸出為低電平。如圖6的第一個(gè)D觸發(fā)器PRN引腳開始輸入一個(gè)低電則Q引腳輸出為高電平可以防止Q引腳開始為低電平則整個(gè)電路都在低電平循環(huán)無法驗(yàn)證結(jié)果是否正確。c0輸出為m序列，c1-c6是為了易于分析結(jié)果。圖7 Qua

10、rtus實(shí)現(xiàn)m序列電路原理圖的仿真結(jié)果圖由圖6電路原理圖可知時(shí)鐘周期為輸出的m序列周期2倍。又因?yàn)榇a元速率要求為50Hz，所以時(shí)鐘頻率應(yīng)設(shè)置為0.01秒（1/50*2=0.01s）。又因?yàn)樾蛄兄芷谝鬄?27則m序列周期為2.54s（1/50*127=2.54s）。即仿真結(jié)果應(yīng)該在2.54s后數(shù)據(jù)開始重復(fù)出現(xiàn)。如圖7仿真結(jié)果c0-c6與算出的數(shù)據(jù)a0-a6一一對應(yīng)，仿真圖高電平為1，低電平為0。仿真圖縱向結(jié)果與數(shù)據(jù)橫向結(jié)果對應(yīng)，將仿真圖與圖5數(shù)據(jù)對比可知能產(chǎn)生符合要求的序列。b為時(shí)鐘信號一個(gè)上升沿產(chǎn)生一組數(shù)據(jù)。大圖為整體圖，左右兩張圖分別為大圖開始與2.54s處圖的放大效果。經(jīng)對比2.54s后

11、圖像與開始一樣即仿真數(shù)據(jù)與開始數(shù)據(jù)重復(fù)。故該電路可以產(chǎn)生序列周期要求為127的偽隨機(jī)m序列。c0輸出數(shù)據(jù)即序列周期要求為127的偽隨機(jī)m序列。2.3.2 VHDL語言實(shí)現(xiàn)與仿真結(jié)果分析LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY lyj ISPORT(CLK:IN STD_LOGIC;-時(shí)鐘信號 EN:IN STD_LOGIC;-使能信號，高電平將D0值給Y D0:IN STD_LOGIC_VECTOR(6 DOWNTO 0);-輸入初始值 Y:OUT STD_LOGIC_VECT

12、OR(6 DOWNTO 0);-輸出信號m序列END ENTITY lyj;ARCHITECTURE BHV OF lyj ISBEGINPROCESS(CLK,EN)VARIABLE D1:STD_LOGIC_VECTOR(6 DOWNTO 0);-D1與D2為變量用于實(shí)現(xiàn)邏輯功能VARIABLE D2:STD_LOGIC_VECTOR(6 DOWNTO 0);-D0與D2高低位與原理圖a6-0對應(yīng)BEGINIF EN='1'THEN D1:=D0; -EN=1時(shí) D0值給D1ELSIF CLK'EVENT AND CLK ='1'THEN -上升沿有

13、效D2(6):=(D1(4) XOR D1(0); -由原理圖得D1(4)與D1(0)異或值給D2(6)D2(5):=D1(6); -D1(6)值給D2(5)D2(4):=D1(5);D2(3):=D1(4);D2(2):=D1(3);D2(1):=D1(2);D2(0):=D1(1);D1(6):=D2(6);-D2(6)值給D1(6)D1(5):=D2(5);D1(4):=D2(4);D1(3):=D2(3);D1(2):=D2(2);D1(1):=D2(1);D1(0):=D2(0);END IF;Y<=D1; -D1值給YEND PROCESS;END BHV;由程序可知一個(gè)時(shí)鐘

14、周期輸出一個(gè)m序列碼元。又因?yàn)榇a元速率要求為50Hz，所以時(shí)鐘頻率應(yīng)設(shè)置為0.01秒（1/50*2=0.01s）。又因?yàn)樾蛄兄芷谝鬄?27則m序列周期為2.54s（1/50*127=2.54s）。即仿真結(jié)果應(yīng)該在2.54s后數(shù)據(jù)開始重復(fù)出現(xiàn)。由程序可知CLK為時(shí)鐘源上升沿有效，EN為高電平將D0數(shù)據(jù)給D1。Y為輸出引腳，Y0引腳為產(chǎn)生m序列數(shù)據(jù)，如圖8所示第一個(gè)上升沿開始產(chǎn)生m序列。下面兩張圖分別為大圖開始與2.54s處圖的放大效果。經(jīng)對比2.54s后圖像與開始一樣即仿真數(shù)據(jù)與開始數(shù)據(jù)重復(fù)。將Y輸出數(shù)據(jù)與圖5對比可知能產(chǎn)生題目要求的序列。故該電路可以產(chǎn)生序列周期要求為127的偽隨機(jī)m序列。Y

15、0數(shù)據(jù)即序列周期要求為127的偽隨機(jī)m序列。圖8 Quartus實(shí)現(xiàn)m序列VHDL語言的仿真結(jié)果圖2.4 設(shè)計(jì)分析與總結(jié) 2.4.1 故障分析  現(xiàn)象：m序列輸出始終為低電平 原因：初始值為0，則電路一直為0循環(huán)。 2.4.2 功能分析可以產(chǎn)生周期為127，碼元速率為50Hz的m序列。VHDL語言可以自定義初始數(shù)據(jù)。參考文獻(xiàn)1樊昌信.通信原理M.北京：國防工業(yè)出版社，2015年1月.P379-P3902電信學(xué)院通信原理課程組.通信系統(tǒng)實(shí)驗(yàn)與設(shè)計(jì)指導(dǎo)書M.常州，2013年9月.P4-P7  體會(huì)與建議通過本次實(shí)驗(yàn)，對偽隨機(jī)m序列有了進(jìn)一步的學(xué)習(xí)。本次實(shí)驗(yàn)只是用軟件產(chǎn)生m序列，并將產(chǎn)生的序列與計(jì)算的理論值進(jìn)行對比，以判斷數(shù)據(jù)是否正確。并沒有對m序列進(jìn)行實(shí)際應(yīng)用。m序列是一組隨機(jī)而又重復(fù)的數(shù)據(jù)，可以對其進(jìn)行相關(guān)編碼這樣就可以將m序列與其他知識相結(jié)合。如對其進(jìn)行簡單的2ASK,2DPSK編碼。這樣m序列就可以應(yīng)用于通信系統(tǒng)。偽隨機(jī)序列具有隨機(jī)噪聲的特點(diǎn)，所以m序列也可以運(yùn)用檢測通信系統(tǒng)的性能。由于序列的