學習情境6知識鏈接

1、 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋學習目標：學習目標：1.了解大規(guī)模集成電路的分類。2.了解半導(dǎo)體存貯器的基本結(jié)構(gòu)及工作原理。3.掌握半導(dǎo)體存儲器的應(yīng)用。4.了解可編程邏輯器件的基本結(jié)構(gòu)及分類。5.掌握Quartus的基本功能及其使用。6.能在Quartus平臺上基于CPLD/FPGA設(shè)計多功能數(shù)字鐘芯片。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航

2、空電子電氣工程系李仲秋80年代初：Lattice公司推出GAL_Generic Array Logic (第二代）；可編程邏輯器件概述可編程邏輯器件概述一、一、PLDPLD的發(fā)展進程的發(fā)展進程70年代初：PROM、 PLA_Programmable Logic Array （第一代）；70年代末：AMD 公司推出PAL_Programmable Array Logic 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋90年代初：Lattice公司提出 ISP_In Sys

3、tem Programming 概念，推出 ispLSI。80年代中：Xilinx公司推出 FPGA_Field Programmable Gates Array； Altera公司推出EPLD_Erasable Programmable Logic Device；近年 PLD的發(fā)展： 密度：單片已達1000萬系統(tǒng)門 速度：達420MHz以上 線寬：已達 90 nm，屬甚深亞微米技術(shù) （VDSMVery Deep Sub Micrometer） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航

4、空電子電氣工程系李仲秋 高集成度；高集成度； 高速度；高速度； 高可靠；高可靠； 在系統(tǒng)編程（在系統(tǒng)編程（ISP_In System Programming ISP_In System Programming ） PLDPLD已占整個已占整個ICIC產(chǎn)值的產(chǎn)值的40%40%以上。以上。PLDPLD的產(chǎn)量、的產(chǎn)量、集成度每年增加集成度每年增加35%35%，成本降低，成本降低40%40%。 二、二、PLDPLD產(chǎn)品的特點：產(chǎn)品的特點： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程

5、系李仲秋9.17.99/2Density Leadership1998 1999 2000 2001 2002VirtexXCV1000Density (system gates)10M GatesIn 2002Virtex-EXCV3200EVirtex Architecture Extends to 10 Million System Gates4M3M1M10MVirtex-II 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 PLD PLD的生產(chǎn)廠家眾多，產(chǎn)品名

6、稱各異，分的生產(chǎn)廠家眾多，產(chǎn)品名稱各異，分 類方法多樣。類方法多樣。 常見的常見的PLDPLD產(chǎn)品：產(chǎn)品：PROMPROM、EPROMEPROM、 EEPROMEEPROM、 PLAPLA、FPLAFPLA、PALPAL、GALGAL、CPLDCPLD、 EPLDEPLD、 EEPLDEEPLD、HDPLDHDPLD、FPGAFPGA、pLSIpLSI、 ispLSIispLSI、 ispGAL ispGAL、ispGDSispGDS等。等。三、三、PLDPLD的種類及分類方法的種類及分類方法 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的

7、的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 FPGA FPGA：Field Programmable Gates Array Field Programmable Gates Array CPLD CPLD：Complex Programmable Logic Device Complex Programmable Logic Device 主流公司：主流公司：XilinxXilinx、AlteraAltera、LatticeLattice FPGA/CPLD FPGA/CPLD 顯著優(yōu)點：顯著優(yōu)點： 開發(fā)周期短、投資風險小、產(chǎn)品上市速開發(fā)周期短、投資風險小、產(chǎn)品

8、上市速 度快、市場適應(yīng)能力強、硬件修改升級方便。度快、市場適應(yīng)能力強、硬件修改升級方便。四、四、 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋低密度低密度PLDPLD：高密度高密度PLDPLD（HDPLDHDPLD）：超過）：超過500500門門 PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根據(jù)器件密度分為： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功

9、能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 FPGA FPGA（Field Programmable Gates ArrayField Programmable Gates Array） CPLDCPLD（Complex Programmable Logic DeviceComplex Programmable Logic Device） FPGAFPGA：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資 源組成，每次布線的延遲可不同，屬統(tǒng)源組成，每次布線的延遲可不同，屬統(tǒng) 計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲計型結(jié)構(gòu)

10、。邏輯單元主體為由靜態(tài)存儲 器（器（SRAMSRAM）構(gòu)成的函數(shù)發(fā)生器，即查找）構(gòu)成的函數(shù)發(fā)生器，即查找 表。通過查找表可實現(xiàn)邏輯函數(shù)功能。表。通過查找表可實現(xiàn)邏輯函數(shù)功能。 采用采用SRAMSRAM工藝。工藝。2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋含查找表的邏輯單元：（含查找表的邏輯單元：（FPGAFPGA） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析

11、與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 CPLD CPLD：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資 源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏 輯單元主要由輯單元主要由“與或陣列與或陣列”構(gòu)成。該結(jié)構(gòu)來自于構(gòu)成。該結(jié)構(gòu)來自于 典型的典型的PALPAL、GALGAL器件的結(jié)構(gòu)。采用器件的結(jié)構(gòu)。采用EEPROMEEPROM工藝。工藝。 任意一個組合邏輯都可以用任意一個組合邏輯都可以用“與與或或”表達表達 式來描述，所以該式來描述，所以該“與與或陣列或陣列”結(jié)構(gòu)能實現(xiàn)大結(jié)構(gòu)能實現(xiàn)大 量的組合邏輯功能。量的組合邏輯功

12、能。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋簡單的簡單的“與或與或”陣列：（陣列：（PALPAL、GALGAL、CPLDCPLD） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋CPLD和FPGA的主要區(qū)別：1）結(jié)構(gòu)上的不同2）集成度的不同 CPLD：500 - 50000門； FPGA：1K 100 M 門 3）應(yīng)用范圍的不同 CPLD

13、邏輯能力強而寄存器少（1K左右）， 適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但 寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。4）使用方法的不同 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋一次性編程：一次性編程：PROMPROM、PALPAL重復(fù)可編程：紫外線擦除：數(shù)十次；重復(fù)可編程：紫外線擦除：數(shù)十次； E E2 2CMOSCMOS工藝：上千次；工藝：上千次； SRAMSRAM結(jié)構(gòu)：上萬次結(jié)構(gòu)：上萬次3、從可編程特性分為4、從編程元件分為熔絲型開關(guān)；可編程低阻電路

14、元件；EPROM；EEPROM；SRAM； 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 FPGA和CPLD的選用1、器件的資源 三家主流公司產(chǎn)品： Altera、Xilinx：數(shù)千門 數(shù)百萬門 Lattice：數(shù)萬門以下 資源占用以仿真系統(tǒng)給出的報告為準， 并應(yīng)留有適當?shù)挠嗔浚?0%）。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋2、芯片

15、速度 芯片速度越高，其對微小毛刺信號的反 映越靈敏，系統(tǒng)工作的穩(wěn)定性越差。 芯片的速度等級與其價格的關(guān)系。3、器件功耗 CPLD：5 V、3.3 V FPGA：5 V、3.3 V、2.5 V、 1.8 V、1.5 V 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋4、FPGA/CPLD的選擇的選擇 CPLD選用：選用： （1）邏輯密集型；）邏輯密集型； （2）中小規(guī)模（）中小規(guī)模（1000 50000）；）； （3）免費軟件支持；）免費軟件支持； （4）編程數(shù)據(jù)不丟失，

16、電路簡單；）編程數(shù)據(jù)不丟失，電路簡單； （5）ISP特性，編程加密；特性，編程加密； （6）布線延遲固定，時序特性穩(wěn)定；）布線延遲固定，時序特性穩(wěn)定； 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 FPGA選用：選用： （1）數(shù)據(jù)密集型；）數(shù)據(jù)密集型； （2） 大規(guī)模設(shè)計（大規(guī)模設(shè)計（5000 數(shù)百萬門）；數(shù)百萬門）； （3） SOC設(shè)計；設(shè)計； （4）ASIC的設(shè)計仿真；的設(shè)計仿真； （5）布線靈活，但時序特性不穩(wěn)定；）布線靈活，但時序特性不穩(wěn)定； （6）需用專用的

17、）需用專用的 ROM 進行數(shù)據(jù)配置。進行數(shù)據(jù)配置。5、FPGA/CPLD封裝封裝 常見封裝：常見封裝：PLCC、PQFQ、TQFP、RQFP、 VQFP、MQFP、PGA、BGA等。等。 引腳數(shù)：引腳數(shù)：28 1517 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 VHDL VHDL：IEEEIEEE標準，系統(tǒng)級抽象描述能力較強。標準，系統(tǒng)級抽象描述能力較強。 Verilog: IEEEVerilog: IEEE標準，門級開關(guān)電路描述能力標準，門級開關(guān)電路描述能力 較

18、強。較強。 ABEL: ABEL: 系統(tǒng)級抽象描述能力差，適合于門級系統(tǒng)級抽象描述能力差，適合于門級 電路描述。電路描述。二、二、 硬件描述語言硬件描述語言 （HDL_Hardware Description Language） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 80 80年代初由美國國防部在實施超高速集成電年代初由美國國防部在實施超高速集成電路（路（VHSICVHSIC）項目時開發(fā)的。）項目時開發(fā)的。 19871987年由年由 IEEE IEEE 協(xié)會批

19、準為協(xié)會批準為 IEEE IEEE 工業(yè)標準，工業(yè)標準，稱為稱為 IEEE1076-1987IEEE1076-1987。 各各EDAEDA公司相繼推出支持公司相繼推出支持VHDLVHDL的設(shè)計環(huán)境。的設(shè)計環(huán)境。 19931993年被更新為年被更新為 93 93 標準，即標準，即IEEE1076-1993IEEE1076-1993。進一步提高抽象描述層次，擴展系統(tǒng)描述能力。進一步提高抽象描述層次，擴展系統(tǒng)描述能力。VHDLVHDL的歷史的歷史 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電

20、子電氣工程系李仲秋 1、VHDL打破軟、硬件的界限 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計分為： 硬件設(shè)計（硬件設(shè)計人員） 軟件設(shè)計（軟件設(shè)計人員） VHDL是電子系統(tǒng)設(shè)計者和 EDA工具之間的界面。三、三、VHDLVHDL的作用的作用 EDA工具及 HDL的流行，使電子系統(tǒng)向集 成化、大規(guī)模和高速度等方向發(fā)展。 美國硅谷約有80%的 ASIC和 FPGA/CPLD 已采用 HDL進行設(shè)計。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋2 2、VHDLVHDL與與C C、C+C+的比較：

21、的比較： C C、C+ C+ 代替匯編等語言代替匯編等語言 VHDL VHDL 代替原理圖、邏輯狀態(tài)圖等代替原理圖、邏輯狀態(tài)圖等3、VHDL與電原理圖描述的比較： VHDL具有較強的抽象描述能力，可進行系統(tǒng) 行為級別的描述。描述簡潔，效率高。 VHDL描述與實現(xiàn)工藝無關(guān)。 電原理圖描述需給出完整、具體的電路結(jié)構(gòu) 圖，不能進行抽象描述。描述繁雜，效率低。 電原理圖描述與實現(xiàn)工藝有關(guān)。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 1 1、VHDLVHDL具有強大的語言結(jié)

22、構(gòu)，系統(tǒng)硬件描述能具有強大的語言結(jié)構(gòu)，系統(tǒng)硬件描述能 力強、設(shè)計效率高；具有較高的抽象描述能力。力強、設(shè)計效率高；具有較高的抽象描述能力。 如：一個可置數(shù)的如：一個可置數(shù)的1616位計數(shù)器的電原理圖：位計數(shù)器的電原理圖：四、四、VHDLVHDL語言特點語言特點 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋用用VHDLVHDL描述的可置數(shù)描述的可置數(shù)1616位計數(shù)器：位計數(shù)器： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系

23、系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 2 2、VHDLVHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。 3 3、VHDLVHDL具有豐富的仿真語句和庫函數(shù)，可對具有豐富的仿真語句和庫函數(shù)，可對 VHDLVHDL源代碼進行早期功能仿真，有利于大源代碼進行早期功能仿真，有利于大 系統(tǒng)的設(shè)計與驗證。系統(tǒng)的設(shè)計與驗證。 4 4、VHDLVHDL設(shè)計與硬件電路關(guān)系不大。設(shè)計與硬件電路關(guān)系不大。 5 5、VHDLVHDL設(shè)計不依賴于器件，與工藝無關(guān)設(shè)計不依賴于器件，與工藝無關(guān) 。 6 6、移植性好。、移植性好。 7 7、VHDLVHD

24、L體系符合體系符合TOP-DOWNTOP-DOWN和和CECE（并行工程）設(shè)計（并行工程）設(shè)計 思想。思想。 8 8、VHDLVHDL設(shè)計效率高，產(chǎn)品上市時間快，成本低。設(shè)計效率高，產(chǎn)品上市時間快，成本低。 9 9、易于、易于ASICASIC實現(xiàn)。實現(xiàn)。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋五、五、VHDLVHDL與其它硬件描述語言的比較與其它硬件描述語言的比較VHDLVHDL： 具有較強的系統(tǒng)級抽象描述能力，適合行為級和具有較強的系統(tǒng)級抽象描述能力，適合行為

25、級和 RTLRTL級的級的描述。設(shè)計者可不必了解電路細節(jié)，所作工作較少，效率高。但描述。設(shè)計者可不必了解電路細節(jié)，所作工作較少，效率高。但對綜合器的要求高，不易控制底層電路的生成。對綜合器的要求高，不易控制底層電路的生成。IEEEIEEE標準，支持標準，支持廣泛。廣泛。 行為級RTL級門電路級RTL: Register Translate Level 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋Verilog HDL ： 系統(tǒng)級抽象描述能力比VHDL稍差；門級開關(guān)電路

26、描述方面比 VHDL 強。適合 RTL級和門電路級的描述。設(shè)計者需要了解電路細節(jié)，所作工作較多。IEEE標準，支持廣泛。 ABEL、PALASM、AHDL(Altera HDL)： 系統(tǒng)級抽象描述能力差，一般作門級 電路描述。要求設(shè)計者對電路細節(jié)有詳細的了解。對綜合器的性能要求低，易于控制電路資源。支持少。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 VHDL VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行 為、功能和接口。為、功能和接口。 V

27、HDLVHDL將一個設(shè)計（元件、電路、系統(tǒng)）將一個設(shè)計（元件、電路、系統(tǒng)） 分為：分為： 外部（可視部分、端口）外部（可視部分、端口） 內(nèi)部（不可視部分、內(nèi)部功能、算法）內(nèi)部（不可視部分、內(nèi)部功能、算法）六、六、VHDLVHDL設(shè)計簡述設(shè)計簡述 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋2 2選選1 1選擇器的選擇器的VHDLVHDL描述：描述： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作

28、作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 VHDLVHDL語言由保留關(guān)鍵字組成；語言由保留關(guān)鍵字組成； 一般，一般，VHDLVHDL語言對字母大小寫不敏感；語言對字母大小寫不敏感； 例外：例外： 、“ ”“ ”所括的字符、字符串；所括的字符、字符串； 每條每條VHDLVHDL語句由一個分號（；）結(jié)束；語句由一個分號（；）結(jié)束； VHDLVHDL語言對空格不敏感，增加可讀性；語言對空格不敏感，增加可讀性； 在在“-”-”之后的是之后的是VHDLVHDL的注釋語句；的注釋語句； VHDLVHDL有以下描述風格：有以下描述風格： 行為描述；行為描述； 數(shù)據(jù)流（寄存器傳輸數(shù)據(jù)流（寄存器傳輸

29、RTLRTL）描述；）描述； 結(jié)構(gòu)化描述；結(jié)構(gòu)化描述； VHDLVHDL語言的一些基本特點：語言的一些基本特點： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋基本結(jié)構(gòu)包括： 實體（實體（EntityEntity） 結(jié)構(gòu)體（結(jié)構(gòu)體（ArchitectureArchitecture） 配置（配置（ConfigurationConfiguration） 庫（庫（LibraryLibrary）、程序包（）、程序包（PackagePackage）VHDLVHDL程序基本結(jié)構(gòu)程序

30、基本結(jié)構(gòu) 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 庫、程序包 實體（Entity） 結(jié)構(gòu)體 （Architecture） 進程 或其它并行結(jié)構(gòu) 配置（Configuration） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋一、實體（說明）一、實體（說明） 實體（說明）： 定義系統(tǒng)的輸入輸出端口 語法： ENTITY IS Generi

31、c Declarations Port DeclarationsEND ; (1076-1987 version) 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋1、類屬說明 類屬說明：類屬說明： 確定實體或組件中定義的局部常數(shù)。模確定實體或組件中定義的局部常數(shù)。模 塊化設(shè)計時多用于不同層次模塊之間信息的塊化設(shè)計時多用于不同層次模塊之間信息的 傳遞?？蓮耐獠扛淖儍?nèi)部電路結(jié)構(gòu)和規(guī)模。傳遞?？蓮耐獠扛淖儍?nèi)部電路結(jié)構(gòu)和規(guī)模。 類屬說明必須放在端口說明之前。類屬說明必須放在端口

32、說明之前。 Generic ( 常數(shù)名稱：類型 ：= 缺省值 常數(shù)名稱：類型 ：= 缺省值 )； 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋類屬常用于定義：類屬常用于定義： 實體端口的大小、實體端口的大小、 設(shè)計實體的物理特性、設(shè)計實體的物理特性、 總線寬度、總線寬度、 元件例化的數(shù)量等。元件例化的數(shù)量等。例：例： entity mck isentity mck is generic(width: integer:=16); generic(width: integ

33、er:=16); port(add_bus:out std_logic_vector port(add_bus:out std_logic_vector (width-1 downto 0); (width-1 downto 0); 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋例：2輸入與門的實體描述 entity and2 is generic(risewidth: time:= 1 ns; fallwidth: time:= 1 ns); port(a1: in

34、std_logic; a0: in std_logic; z0: out std_loigc); end and2; 注：數(shù)據(jù)類型 time 用于仿真模塊的設(shè)計。 綜合器僅支持數(shù)據(jù)類型為整數(shù)的類屬值。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋其中，端口模式：其中，端口模式： in: in: 輸入型，此端口為只讀型。輸入型，此端口為只讀型。 out: out: 輸出型，只能在實體內(nèi)部對其賦值。輸出型，只能在實體內(nèi)部對其賦值。 inout:inout:輸入輸出型，既可

35、讀也可賦值。輸入輸出型，既可讀也可賦值。 buffer: buffer: 緩沖型，與緩沖型，與 out out 相似，但可讀。相似，但可讀。Port （ 端口名稱，端口名稱：端口模式 數(shù)據(jù)類型； 端口名稱，端口名稱：端口模式 數(shù)據(jù)類型 ）；2 2、端口聲明、端口聲明端口聲明：確定輸入、輸出端口的數(shù)目和類型。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋out out 和和 buffer buffer 的區(qū)別：的區(qū)別：inout 和 buffer 的區(qū)別： 基于CPLD

36、/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 指端口上流動的數(shù)據(jù)的表達格式。為預(yù)先定指端口上流動的數(shù)據(jù)的表達格式。為預(yù)先定義好的數(shù)據(jù)類型。義好的數(shù)據(jù)類型。 如：如：bitbit、bit_vectorbit_vector、integerinteger、 std_logic std_logic、std_logic_vector std_logic_vector 等。等。例：例：entity nand2 is entity m81 isentity nand2 is entity m8

37、1 is port ( port( port ( port( a,b:in bit; a:in bit_vector(7 downto 0); a,b:in bit; a:in bit_vector(7 downto 0); z: out bit sel:in bit_vector(2 downto 0); z: out bit sel:in bit_vector(2 downto 0); ) ; b:out bit); ) ; b:out bit); end nand2; end m81;end nand2; end m81;3 3、數(shù)據(jù)類型：、數(shù)據(jù)類型： 基于CPLD/FPGA的多功能數(shù)字

38、鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋作用：定義系統(tǒng)（或模塊）的行為、元件及內(nèi)部 的連接關(guān)系，即描述其邏輯功能。兩個組成部分： 對數(shù)據(jù)類型、常數(shù)、信號、子程序、元件等 元素的說明部分。 以各種不同的描述風格描述的系統(tǒng)的邏輯功 能實現(xiàn)的部分。常用的描述風格有：行為描 述、數(shù)據(jù)流描述、 結(jié)構(gòu)化描述。二、結(jié)構(gòu)體二、結(jié)構(gòu)體 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋結(jié)構(gòu)體結(jié)構(gòu)

39、體說明結(jié)構(gòu)體功能描述 常數(shù)說明 數(shù)據(jù)類型說明 信號說明 例化元件說明 子程序說明 塊語句 進程語句 信號賦值語句 子程序調(diào)用語句 元件例化語句 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋實體與結(jié)構(gòu)體的關(guān)系：設(shè)計實體結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體3結(jié)構(gòu)體n。 一個設(shè)計實體可有多個結(jié)構(gòu)體，代表實體的多種實現(xiàn)方式。各個結(jié)構(gòu)體的地位相同。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李

40、仲秋航空電子電氣工程系李仲秋注：同一實體的結(jié)構(gòu)體不能同名。定義語句中的注：同一實體的結(jié)構(gòu)體不能同名。定義語句中的 常數(shù)、信號不能與實體中的端口同名。常數(shù)、信號不能與實體中的端口同名。architecture 結(jié)構(gòu)體名稱 of 實體名稱 is 說明語句內(nèi)部信號、常數(shù)、 數(shù)據(jù)類型、子程序（函數(shù)、過程）、 元件等的說明； begin 并行處理（功能描述）語句； end architecture 結(jié)構(gòu)體名稱；結(jié)構(gòu)體的語法： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋三、配置

41、三、配置設(shè)計實體結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體3結(jié)構(gòu)體n。一個設(shè)計實體的多種實現(xiàn)方式配置：從某個實體的多種結(jié)構(gòu)體描述方式中選擇 特定的一個。 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋configuration 配置名 of 實體名 is for 選配結(jié)構(gòu)體名 end for ；end 配置名；簡單配置的語法： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程

42、系李仲秋 library ieee; use ieee.std_logic_1164.all; entity nand is port(a: in std_logic; b: in std_logic; c: out std_logic); end nand; architecture art1 of nand is begin c=not (a and b); end art1;例：一個與非門不同實現(xiàn)方式的配置如下： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋ar

43、chitecture art2 of nand is begin c=1 when (a=0) and (b=0) else 1 when (a=0) and (b=1) else 1 when (a=1) and (b=0) else 0 when (a=1) and (b=1) else 0; end art2; 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋configuration first of nand is for art1; end for; end

44、first; configuration second of nand is for art2 end for; end second; 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋程序包：程序包： 已定義的常數(shù)、數(shù)據(jù)類型、元件調(diào)用說明、子程序的一個集合。 目的：方便公共信息、資源的訪問和共享。庫：庫： 多個程序包構(gòu)成庫。 四、四、 程序包、庫程序包、庫 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與

45、制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋程序包說明的內(nèi)容： 常量說明； VHDL數(shù)據(jù)類型說明； 元件說明； 子程序說明；程序包的結(jié)構(gòu)包括： 程序包說明（包首） 程序包主體（包體） 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋包聲明項可由以下語句組成： use 語句（用來包括其它程序包）； 類型說明；子類型說明；常量說明； 信號說明；子程序說明；元件說明。 package 程序包名 is 包說明項 end 程序包名；1 1、程序包說明（包首）、程序包說

46、明（包首）語法： 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋EDAEDA開發(fā)工具分為：開發(fā)工具分為： 集成化的開發(fā)系統(tǒng)集成化的開發(fā)系統(tǒng): : 特定功能的開發(fā)軟件：綜合軟件特定功能的開發(fā)軟件：綜合軟件 仿真軟件仿真軟件三、軟件開發(fā)工具三、軟件開發(fā)工具 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋Altera 公司：Quartus、Maxplu

47、s系列Xilinx 公司：ISE、Foundation、 Aillance系列Lattice公司：ispDesignEXPERT 系列集成化的開發(fā)系統(tǒng) 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋 綜合類： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGAexpress、FPGA compiler Mentor公司的 LeonardoSpectrum 仿真類： Model Tech公司的Modelsim Aldec

48、公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、NC-SIM 特定功能的開發(fā)軟件 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋多功能數(shù)字鐘VHDL程序 - Title:多功能數(shù)字鐘多功能數(shù)字鐘 - - Author:Pan hongtao - - Data: 2006-10-1 - -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use

49、 ieee.std_logic_unsigned.all;-entity exp19 is port( Clk : in std_logic; -時鐘輸入時鐘輸入 Rst : in std_logic; -復(fù)位輸入復(fù)位輸入 S1,S2 : in std_logic; -時間調(diào)節(jié)輸入時間調(diào)節(jié)輸入 led : out std_logic_vector(3 downto 0); -整點輸報時輸出整點輸報時輸出 Display : out std_logic_vector(6 downto 0); -七段碼管顯示輸出七段碼管顯示輸出 SEG_SEL : buffer std_logic_vector(

50、2 downto 0) -七段碼管掃描驅(qū)動七段碼管掃描驅(qū)動 ); end exp19;- 基于CPLD/FPGA的多功能數(shù)字鐘芯片的設(shè)計 學學習習情情境境6多多功功能能數(shù)數(shù)字字鐘鐘系系統(tǒng)統(tǒng)的的分分析析與與制制作作 航空電子電氣工程系李仲秋航空電子電氣工程系李仲秋architecture behave of exp19 is signal Disp_Temp : integer range 0 to 15; signal Disp_Decode : std_logic_vector(6 downto 0); signal SEC1,SEC10 : integer range 0 to 9; signal MIN1,MIN10 : integer range 0 to 9; signal HOUR1,HOUR10 : integer range 0 to 9; signal Clk_Count1 : std_logic_vector(13 downto 0); -產(chǎn)生產(chǎn)生1Hz時鐘的分頻計數(shù)器時鐘的分頻計數(shù)器 signal Clk1Hz : std_logic; signal led_count : std_logic_vector(2 down