數(shù)字邏輯第三章1

1、3.1 邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)3.1.1 框圖框圖 3.1.2 門的符號標(biāo)準(zhǔn)門的符號標(biāo)準(zhǔn) 3.1.3 信號名和有效級信號名和有效級3.1.4 引端的有效級引端的有效級3.1.5 引端有效級的變換引端有效級的變換3.1.6 圖面布局及總線圖面布局及總線3.1.7 時間圖時間圖 3.2 組合電路分析組合電路分析3.2.1 窮舉法窮舉法3.2.2 邏輯代數(shù)法邏輯代數(shù)法3.2.3 利用摩根定律分析利用摩根定律分析3.2.4 利用卡諾圖利用卡諾圖3.3 組合電路設(shè)計(jì)組合電路設(shè)計(jì)3.3.1 根據(jù)邏輯問題的描述根據(jù)邏輯問題的描述寫出邏輯表達(dá)式寫出邏輯表達(dá)式第三章第三章 組合邏輯電路的分析與

2、設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì)3.3.2 邏輯電路的變換邏輯電路的變換3.4 組合電路中的競爭與險象組合電路中的競爭與險象3.4.1 競爭現(xiàn)象競爭現(xiàn)象3.4.2 險象險象3.4.3 險象的判別險象的判別3.4.4 險象的消除險象的消除3.5 常用常用MSI組合邏輯器件及組合邏輯器件及應(yīng)用應(yīng)用3.5.1 譯碼器譯碼器3.5.2 編碼器編碼器3.5.3 三態(tài)緩沖器三態(tài)緩沖器3.5.4 多路選擇器多路選擇器3.5.5 奇偶校驗(yàn)電路奇偶校驗(yàn)電路3.5.6 比較器比較器3.5.7 加法器加法器邏輯電路的分類：邏輯電路的分類：組合邏輯電路組合邏輯電路 Combinational Logic Circuit

3、時序邏輯電路時序邏輯電路 Sequential Logic Circuits第三章第三章 組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì)Combinational Logic Circuit Analysis & Design組合邏輯電路的特點(diǎn)：組合邏輯電路的特點(diǎn)：電路輸出僅取決于當(dāng)時的輸入，電路輸出僅取決于當(dāng)時的輸入， 而與過去的輸入情況無關(guān)。而與過去的輸入情況無關(guān)。時序邏輯電路的特點(diǎn)：時序邏輯電路的特點(diǎn)：電電路輸出不僅取決于當(dāng)時的輸入， 而且也與過去的輸入情況有關(guān)，況有關(guān)， 即與過去的電路狀態(tài)有關(guān)。即與過去的電路狀態(tài)有關(guān)。組合邏輯電路的模型組合邏輯電路的模型組合電路組合電路x1xnf1f

4、m3.1 邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)Documentation Standards 用用結(jié)構(gòu)化的思想結(jié)構(gòu)化的思想完成一個復(fù)雜系統(tǒng)的分析與設(shè)計(jì)過程：完成一個復(fù)雜系統(tǒng)的分析與設(shè)計(jì)過程：作為作為規(guī)范化的技術(shù)規(guī)范化的技術(shù)“語言語言” ，邏輯電路設(shè)計(jì)文檔標(biāo)，邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)在對數(shù)字系統(tǒng)的分析、設(shè)計(jì)和技術(shù)交流中都很重要。準(zhǔn)在對數(shù)字系統(tǒng)的分析、設(shè)計(jì)和技術(shù)交流中都很重要。一個電路系統(tǒng)的文檔至少應(yīng)包括如下一個電路系統(tǒng)的文檔至少應(yīng)包括如下五個方面五個方面。1. 整個復(fù)雜系統(tǒng)劃分成若干子系統(tǒng)；整個復(fù)雜系統(tǒng)劃分成若干子系統(tǒng)；2. 每個子系統(tǒng)劃分成較為簡單、較為規(guī)范的電路單元；每個子系統(tǒng)劃分成較為簡單

5、、較為規(guī)范的電路單元；3. 自頂向下自頂向下地規(guī)劃設(shè)計(jì)地規(guī)劃設(shè)計(jì)(Top-down Modular Design) ， 從下而上從下而上的進(jìn)行分析和設(shè)計(jì)的進(jìn)行分析和設(shè)計(jì)(Bottom-up Process)；4. 建立一套標(biāo)準(zhǔn)化的邏輯電路描述文檔。建立一套標(biāo)準(zhǔn)化的邏輯電路描述文檔。 3.1.1 框圖框圖 (Block Diagram)：1. 系統(tǒng)總框圖系統(tǒng)總框圖：子系統(tǒng)框圖子系統(tǒng)框圖：將一個大系統(tǒng)的劃分成幾個子系統(tǒng)，將一個大系統(tǒng)的劃分成幾個子系統(tǒng)，由這幾個子系統(tǒng)構(gòu)成說明整個系統(tǒng)由這幾個子系統(tǒng)構(gòu)成說明整個系統(tǒng)組成的總框圖。按子系統(tǒng)再分別構(gòu)組成的總框圖。按子系統(tǒng)再分別構(gòu)成其框圖。如上例圖。成其框圖

6、。如上例圖。 用用方框、圓框方框、圓框等粗略表示系統(tǒng)的輸入、輸出、功能等粗略表示系統(tǒng)的輸入、輸出、功能模塊（或稱子系統(tǒng)），各模塊的功能用文字加以說模塊（或稱子系統(tǒng)），各模塊的功能用文字加以說明；明； 用用帶箭頭連線帶箭頭連線表示模塊之間主要信息通路、流向和表示模塊之間主要信息通路、流向和控制信號?？刂菩盘?。表示一個完整的系統(tǒng)模塊。表示一個完整的系統(tǒng)模塊。參見書參見書P80圖圖3.2。 2. 邏輯圖邏輯圖 (Logic Diagram)將將框圖框圖的粗略表示，具體地用文字說明器件類型。的粗略表示，具體地用文字說明器件類型。例如例如32位寄存器：位寄存器：32位位寄寄存存器器框框圖圖及及邏邏輯輯圖

7、圖32寄存器3232(a) 框圖框圖32位寄存器474LS3773232 (b) 框圖框圖3288(C)邏輯圖邏輯圖74LS37774LS37774LS37774LS3778888888323. 原理圖原理圖 (Schematic Diagram)4. 時間圖時間圖 (Timing Diagram)在在邏輯電路圖邏輯電路圖(Logic Diagram)中，中，詳細(xì)標(biāo)明詳細(xì)標(biāo)明器件類器件類型、端腳之間的連接、信號名等條件細(xì)節(jié)，再次細(xì)化邏型、端腳之間的連接、信號名等條件細(xì)節(jié)，再次細(xì)化邏輯電路圖。輯電路圖。 邏輯圖參見書邏輯圖參見書P79圖圖3.1( c )。 原理圖參見書原理圖參見書P89圖圖3.

8、19。反映邏輯信號之間反映邏輯信號之間對應(yīng)的時間關(guān)系對應(yīng)的時間關(guān)系，特別是要能反，特別是要能反映出關(guān)鍵信號之間因果關(guān)系和傳輸延遲。映出關(guān)鍵信號之間因果關(guān)系和傳輸延遲。參見書參見書P92圖圖3.22和圖和圖3.23。5. 結(jié)構(gòu)化邏輯描述結(jié)構(gòu)化邏輯描述 (Structured Logic Description)6. 電路說明電路說明 (Circuit Description)說明結(jié)構(gòu)化邏輯器件的內(nèi)部功能，如說明結(jié)構(gòu)化邏輯器件的內(nèi)部功能，如PLA、存儲器、存儲器芯片或者某些具有專門功能的中、大規(guī)模器件；芯片或者某些具有專門功能的中、大規(guī)模器件；用文字簡明敘述電路的用文字簡明敘述電路的使用方法使用方

9、法； 解釋內(nèi)部的解釋內(nèi)部的工作方法工作方法；列出設(shè)計(jì)和操作中所有可能的列出設(shè)計(jì)和操作中所有可能的潛在缺陷潛在缺陷，以及在使，以及在使用不當(dāng)中用不當(dāng)中隱含的問題隱含的問題。用用邏輯等式邏輯等式、狀態(tài)表狀態(tài)表(圖圖)、功能表功能表或或程序表程序表等形式說明。等形式說明。3.1.2 門的符號標(biāo)準(zhǔn)門的符號標(biāo)準(zhǔn) (Gate Symbols Standards) 邏輯門的符號標(biāo)準(zhǔn)邏輯門的符號標(biāo)準(zhǔn): 長方形符號長方形符號：中國國標(biāo)、：中國國標(biāo)、IEC標(biāo)準(zhǔn)、標(biāo)準(zhǔn)、IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn) 變形符號變形符號： IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)常用門的符號表示參見下頁所示。常用門的符號表示參見下頁所示。圖圖3.3 常用邏輯門的兩種表示形

10、式常用邏輯門的兩種表示形式電路名稱電路名稱原符號原符號變形符號變形符號跟隨器跟隨器非非 門門與與 門門或或 門門與非門與非門或非門或非門與或非門與或非門異或門異或門11&111&=1 門的等效符號門的等效符號: 邏輯門的等效符號參見下頁所示。邏輯門的等效符號參見下頁所示。&111 &111&對上述常用門中輸入信號進(jìn)行有效級變換對上述常用門中輸入信號進(jìn)行有效級變換(變反變反)，并，并按照按照DeMorgan定律定律得到的門的得到的門的等效符號等效符號。實(shí)際上，等效變換即為實(shí)際上，等效變換即為小圓圈小圓圈（表示反相器）在門（表示反相器）在門的符號上的的符號上的出現(xiàn)和移動出現(xiàn)和移動。如下圖。如下圖邏

11、輯門的等效符號邏輯門的等效符號電路名稱電路名稱原符號原符號等效符號等效符號跟隨器跟隨器非非 門門與與 門門或或 門門與非門與非門或非門或非門1111&111&1&3.1.3 信號名和有效級信號名和有效級 (Signal Names and Active Levels) 信號命名：信號命名： 為了電路分析，對電路的各個為了電路分析，對電路的各個輸入、輸出信號輸入、輸出信號進(jìn)行進(jìn)行規(guī)范化命名規(guī)范化命名，即取名最好源自信號的名稱或者是它的縮，即取名最好源自信號的名稱或者是它的縮寫。如：寫。如：數(shù)據(jù)信號數(shù)據(jù)信號Datai (Di)；地址信號地址信號Addri (Ai)；控制信號控制信號Conti (C

12、i)、Reset、Set、 ；檢測信號檢測信號Ready、Error、 、等待信號等待信號Wait、；片選信號片選信號CS；使能信號；使能信號EN； 。 參見書參見書P91圖圖3.21。 信號的有效級信號的有效級 (Active levels for Signals) 控制信號、測試信號控制信號、測試信號等：等： 在正邏輯在正邏輯中，中，高電平與邏輯高電平與邏輯“1”等效，等效， 低電平與邏輯低電平與邏輯“0”等效。等效。 （參見書第二章（參見書第二章P27圖圖2.2） 有效級有效級分高有效或低有效。分高有效或低有效。高有效高有效：信號為：信號為高電平高電平或?yàn)榛驗(yàn)檫壿嬤壿嫛?”時為有效；時為

13、有效；低有效低有效：信號為：信號為低電平低電平或?yàn)榛驗(yàn)檫壿嬤壿嫛?”時為有效；時為有效；此類信號都有一個與之對應(yīng)的此類信號都有一個與之對應(yīng)的有效級有效級。當(dāng)信號處在其有效級時，邏輯電路才能正確地執(zhí)行當(dāng)信號處在其有效級時，邏輯電路才能正確地執(zhí)行其功能。其功能。 有效級的有效級的約定約定（即表示法）：（即表示法）： 用一些符號作為信號名的用一些符號作為信號名的前綴前綴或或后綴后綴，這些符號反，這些符號反映了信號的有效性，如下表所示。映了信號的有效性，如下表所示。本書采用表中本書采用表中“EN(高有效高有效)、/EN(低有效低有效)”的這一的這一組表示法。組表示法。低低電平有效電平有效高電平有效高電

14、平有效ACKERROR.LACS(L)CS*/ENRESET#ACKERROR.HACS(H)CSENRESET 信號名信號名不能采用反變量符號，不能采用反變量符號，不能采用邏輯表達(dá)式不能采用邏輯表達(dá)式。/ENRDYF邏輯邏輯電路電路如下圖如下圖中，中，RDY (準(zhǔn)備好準(zhǔn)備好) 為為 測試信號，測試信號， /EN (使能使能) 為為 控制信號，控制信號，當(dāng)當(dāng)RDY為高電平、為高電平、/EN為低電平時，則該電路工作。為低電平時，則該電路工作。 例：例：設(shè)計(jì)一個邏輯。設(shè)計(jì)一個邏輯。確定信號名：確定信號名：READY/OUT&/RUNPWR/ITL/RST使得加電（高有效信號）時產(chǎn)生一個低有效輸出，

15、使得加電（高有效信號）時產(chǎn)生一個低有效輸出，系統(tǒng)不復(fù)位（低有效信號），內(nèi)部鎖系統(tǒng)不復(fù)位（低有效信號），內(nèi)部鎖InTerLock關(guān)閉關(guān)閉（低有效信號），給出一個運(yùn)行信號（低有效信號）（低有效信號），給出一個運(yùn)行信號（低有效信號） ，數(shù)據(jù)已準(zhǔn)備好（高有效信號）。數(shù)據(jù)已準(zhǔn)備好（高有效信號）。輸入變量輸入變量 加電加電= PWR，復(fù)位，復(fù)位= /RST，內(nèi)部鎖，內(nèi)部鎖= /ITL， 運(yùn)行運(yùn)行= /RUN，數(shù)據(jù)準(zhǔn)備好，數(shù)據(jù)準(zhǔn)備好= READY輸出變量輸出變量 輸出輸出= /OUT3.1.4 引端的有效級引端的有效級(Active levels for pins)本書采用的是本書采用的是“邏輯非符號體制邏

16、輯非符號體制”。另一種是另一種是“極性符號體制極性符號體制” （略）。（略）。引端的有效級：引端的有效級： 是指電路的輸入、輸出上的是指電路的輸入、輸出上的物理量物理量 與電路的與電路的內(nèi)部邏輯狀態(tài)內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。的對應(yīng)關(guān)系。對應(yīng)關(guān)系：指選用器件的對應(yīng)關(guān)系：指選用器件的引端的有效級引端的有效級 與所給與所給信號的有效級信號的有效級相匹配。相匹配。邏輯非符號體制邏輯非符號體制 電路的電路的外部邏輯狀態(tài)與內(nèi)部邏輯狀態(tài)外部邏輯狀態(tài)與內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。的對應(yīng)關(guān)系。 &1ENABLEaDORDYSIDbcd器件框圖上器件框圖上不帶邏不帶邏輯非符號輯非符號(小圓圈小圓圈)器件框圖上器件框圖上

17、帶邏輯帶邏輯非符號非符號abcd1&ENABLEDORDYSID在本體制下存在在本體制下存在兩級對應(yīng)關(guān)系兩級對應(yīng)關(guān)系：例：所示框圖中例：所示框圖中 a、b、c、d為外部邏輯狀態(tài)；為外部邏輯狀態(tài)； ENABLE、DO、RDY、SID為內(nèi)部邏輯狀態(tài)。為內(nèi)部邏輯狀態(tài)。例：如圖所示例：如圖所示 器件框圖上器件框圖上不帶邏輯非符號不帶邏輯非符號（即（即小圓圈小圓圈）的輸入）的輸入 a 與與 X、輸出、輸出 c 與與 Z 的關(guān)系：若的關(guān)系：若 Z = f(X)，則，則 c = f(a)acXZaX0101Zc0101acXZ 器件框圖上器件框圖上帶邏輯非符號帶邏輯非符號的輸入的輸入a 與與 X、輸出、輸出

18、 c 與與Z 的關(guān)系：若的關(guān)系：若 Z = f(X)，則，則 c = Z = f(X) = f ( a )aX0110Zc0110 電路的輸入、輸出信號的電路的輸入、輸出信號的物理量物理量 正邏輯約定正邏輯約定&XYZabca bcL LL HH LH HHLHHa bc0 00 11 01 11011X YZ0 00 11 01 10001 與電路的與電路的外部邏輯狀態(tài)外部邏輯狀態(tài)的對應(yīng)關(guān)系，的對應(yīng)關(guān)系，用正邏輯或負(fù)邏輯加以約定。用正邏輯或負(fù)邏輯加以約定。如下圖所示：如下圖所示： Z = XY c = Z = XY = a b邏輯電平對應(yīng)關(guān)系：邏輯電平對應(yīng)關(guān)系：H (高電平高電平) “1”(

19、外部邏輯狀態(tài)外部邏輯狀態(tài)) L (低電平低電平) “0”(外部邏輯狀態(tài)外部邏輯狀態(tài)) 負(fù)邏輯約定負(fù)邏輯約定注：本書采用注：本書采用邏輯非符號體制邏輯非符號體制的的正邏輯約定正邏輯約定。如下圖所示：如下圖所示：Z = X+Y c = Z = X +Y = a + b邏輯電平對應(yīng)關(guān)系：邏輯電平對應(yīng)關(guān)系：H (高電平高電平) “0”(外部邏輯狀態(tài)外部邏輯狀態(tài))11XYZabca bcH HH LL HL LLHLLa bc0 00 11 01 11011X YZ0 00 11 01 10111L (低電平低電平) “1”(外部邏輯狀態(tài)外部邏輯狀態(tài))3.1.5 引端有效級的變換引端有效級的變換 (Bu

20、bble-to-bubble Logic design)例：下面兩組的各四種分別表示四個完成例：下面兩組的各四種分別表示四個完成同一邏輯功能同一邏輯功能的器件：的器件： 四種四種“或或”功能功能 四種四種“與與”功能功能1或門（或門（7432）1或非門（或非門（7402）1與非門（與非門（7400）1與門（與門（7408）&與門（與門（7408）&與非門（與非門（7400）&或非門（或非門（7402）&或門（或門（7432） 目的：目的：使邏輯電路的功能一目了然使邏輯電路的功能一目了然 結(jié)果：結(jié)果：使所選用使所選用器件引端的有效級器件引端的有效級 與與 所給的信號有效級所給的信號有效級 相匹配

21、相匹配 方法：方法：對器件引端的有效級進(jìn)行變換。對器件引端的有效級進(jìn)行變換。1. 引端有效級的變換引端有效級的變換，包括：包括：&REYREQBUSY高有效輸入、高有效輸出高有效輸入、高有效輸出&/REY/REQBUSY低有效輸入、高有效輸出低有效輸入、高有效輸出&REYREQ/BUSY高有效輸入、低有效輸出高有效輸入、低有效輸出&/REY/REQ/BUSY低有效輸入、低有效輸出低有效輸入、低有效輸出 輸入引端的變換：或?yàn)楦哂行?、或?yàn)榈陀行В斎胍说淖儞Q：或?yàn)楦哂行А⒒驗(yàn)榈陀行В?輸出引端的變換：分別為高有效、或低有效。輸出引端的變換：分別為高有效、或低有效。例例 如下圖如下圖 Busy =

22、 REYREQ 對應(yīng)了四種電路。對應(yīng)了四種電路。2. 引端有效級的變換規(guī)則引端有效級的變換規(guī)則 (Bubble-to-bubble Logic Design Rules)規(guī)則規(guī)則1：&A/BF&/A/BF&/AB/F 在在保持保持輸入與輸出輸入與輸出邏輯功能不變邏輯功能不變的條件下，依照如的條件下，依照如下下變換規(guī)則變換規(guī)則對邏輯圖進(jìn)行任意變換。對邏輯圖進(jìn)行任意變換。(也稱也稱圓圈邏輯圓圈邏輯Bubble Logic)任何輸入或輸出端加上或刪去邏輯非符號任何輸入或輸出端加上或刪去邏輯非符號 (即小圓即小圓圈圈)，且其對應(yīng)的信號有效級變反，則邏輯圖的功能不，且其對應(yīng)的信號有效級變反，則邏輯圖的功

23、能不變。變。規(guī)則規(guī)則2：1&ABCDF1&ABCDF邏輯圖內(nèi)部連線的兩端，同時加上或刪去邏輯非符邏輯圖內(nèi)部連線的兩端，同時加上或刪去邏輯非符號，則邏輯圖的功能不變。號，則邏輯圖的功能不變。規(guī)則規(guī)則3：&1ABCDF&1ABCDF單個邏輯非符號在內(nèi)部連線兩端移動時邏輯圖的功單個邏輯非符號在內(nèi)部連線兩端移動時邏輯圖的功能不變。能不變。規(guī)則規(guī)則4：&ABF1/A/B/F1ABF若一個門的輸入輸出端同時加上或刪去邏輯非符號，若一個門的輸入輸出端同時加上或刪去邏輯非符號，或輸入、輸出信號有效級同時取反，且門的符號或輸入、輸出信號有效級同時取反，且門的符號“與與”、 “或或”互變互變時，則得到的新的邏輯圖

24、的功能不變。時，則得到的新的邏輯圖的功能不變。變換的最終目標(biāo)變換的最終目標(biāo) 變換后的結(jié)果應(yīng)滿足下列規(guī)定變換后的結(jié)果應(yīng)滿足下列規(guī)定 如前面四個變換規(guī)則所示：如前面四個變換規(guī)則所示：若與門的輸出端若與門的輸出端無邏輯非符號無邏輯非符號，則，則F為為高有效高有效； 與門的輸出端與門的輸出端有邏輯非符號有邏輯非符號，則，則/F為為低有效低有效。 器件的器件的 輸出信號有效級輸出信號有效級 應(yīng)應(yīng) 與與 對應(yīng)的對應(yīng)的 輸出引端的有效級輸出引端的有效級 一致一致。 即輸出端有邏輯非符號，輸出信號為低有效，否則為即輸出端有邏輯非符號，輸出信號為低有效，否則為高有效。高有效。DATASELBSELAB&11AS

25、EL即即 輸入端有邏輯輸入端有邏輯非符號非符號，輸入信號為，輸入信號為低有效低有效，否則否則 輸入端沒有邏輯輸入端沒有邏輯非符號非符號，輸入信號為高有效。，輸入信號為高有效。如：下圖所示：如：下圖所示： 當(dāng)當(dāng) 輸入信號有效級輸入信號有效級 與其與其 對應(yīng)的對應(yīng)的 輸入端有效級輸入端有效級 一致一致時，時，當(dāng)當(dāng)該信號有效該信號有效時，則器件內(nèi)部時，則器件內(nèi)部邏輯功能有效邏輯功能有效。DATA =A 當(dāng)當(dāng)SEL = 1B 當(dāng)當(dāng)SEL = 0 選擇輸入信號選擇輸入信號SEL連接到與非門連接到與非門的輸入端的輸入端(無邏輯非無邏輯非符號符號)，則選擇，則選擇DATA=A時的時的SEL是高有效；是高有效

26、； SEL還連接到非門還連接到非門的輸入端的輸入端(有邏輯非符號有邏輯非符號)，則選擇，則選擇DATA= B時的時的SEL是低有效。是低有效。即輸出數(shù)據(jù)信號即輸出數(shù)據(jù)信號DATA如下：如下：則則 當(dāng)該當(dāng)該信號無效信號無效時，則器件內(nèi)部時，則器件內(nèi)部邏輯功能才有邏輯功能才有效效。這是應(yīng)。這是應(yīng)盡量避免盡量避免出現(xiàn)的情況。出現(xiàn)的情況。 若若 輸入信號有效級輸入信號有效級與其與其 對應(yīng)的對應(yīng)的 輸入端有效級輸入端有效級 不一致不一致時，時，例例 下圖中選擇信號下圖中選擇信號SEL的有效性不明確。的有效性不明確。SELBSELAB&1ASELDATA1 應(yīng)用變換規(guī)則，可以將一個應(yīng)用變換規(guī)則，可以將一個

27、意義模糊、結(jié)構(gòu)不好意義模糊、結(jié)構(gòu)不好 的邏輯變成一個的邏輯變成一個可讀性好的可讀性好的邏輯圖。邏輯圖。使：使：高有效輸出與高有效輸入相連，高有效輸出與高有效輸入相連， 低有效輸出與低有效輸入相連，低有效輸出與低有效輸入相連，這樣，可直接從邏輯圖中讀出邏輯函數(shù)，這樣，可直接從邏輯圖中讀出邏輯函數(shù)， 而不用跟蹤求反后的變量。而不用跟蹤求反后的變量。/DCAB&11例：邏輯不匹配。例：邏輯不匹配。邏輯匹配。邏輯匹配。/DCAB&113.1.6 圖面布局及總線圖面布局及總線 (Drawing Layout and Buses)在邏輯圖及原理圖中，規(guī)定：在邏輯圖及原理圖中，規(guī)定： 信息流信息流：默認(rèn)從左

28、至右，或者從上到下，若不能保：默認(rèn)從左至右，或者從上到下，若不能保證則使用箭頭提示信息流方向，有單向和雙向之分。證則使用箭頭提示信息流方向，有單向和雙向之分。 邏輯器件：邏輯器件：輸入端畫在左邊，輸出端畫在右邊。輸入端畫在左邊，輸出端畫在右邊。 圖中應(yīng)注明圖中應(yīng)注明所用集成電路的所用集成電路的型號型號、連線的、連線的引端號引端號、電電 路在整個原理圖中的路在整個原理圖中的編號編號以及輸入、輸出以及輸入、輸出信號信號名名等。等。ABAB 需要需要分頁分頁畫出的畫出的原理圖原理圖要合理地劃分出每頁的模要合理地劃分出每頁的模塊，既要完整又要使頁與頁之間的連線盡可能地塊，既要完整又要使頁與頁之間的連線

29、盡可能地少，并清楚地標(biāo)注出它們之間的連接關(guān)系。少，并清楚地標(biāo)注出它們之間的連接關(guān)系。 信息線的交叉點(diǎn)：信息線的交叉點(diǎn)：手工作圖時用圓點(diǎn)表示，手工作圖時用圓點(diǎn)表示，CAD作圖作圖 時用時用T型。參見書型。參見書P89圖圖3.18所示。所示。手工畫手工畫機(jī)器畫機(jī)器畫(a) 交叉交叉(b) 連接連接(c) 連接連接不允許不允許 總線的表示法：總線的表示法：單向總線符號單向總線符號 雙向總線符號雙向總線符號22總線的接點(diǎn)總線的接點(diǎn)沒有連接的交叉沒有連接的交叉(a)雙線表示總線雙線表示總線(b)單線表示總線單線表示總線3.1.7 時間圖時間圖 參見書參見書92圖圖3.22和圖和圖3.23。3.2 組合電

30、路分析組合電路分析Combinational Logic Circuit Analysis電路分析的目的：電路分析的目的：邏輯邏輯電路圖電路圖改進(jìn)改進(jìn)電路電路用卡諾圖用卡諾圖化簡化簡表達(dá)式表達(dá)式分析邏輯分析邏輯功能功能列出列出真值表真值表寫出邏輯寫出邏輯表達(dá)式表達(dá)式根據(jù)給定電路，分析該電路輸出與輸入之間的邏根據(jù)給定電路，分析該電路輸出與輸入之間的邏輯關(guān)系，得出電路的邏輯功能的描述，進(jìn)而評估此電路輯關(guān)系，得出電路的邏輯功能的描述，進(jìn)而評估此電路的性能，還可進(jìn)一步改進(jìn)電路。的性能，還可進(jìn)一步改進(jìn)電路。分析的一般步驟：分析的一般步驟：如下圖所示：如下圖所示：3.2.1 窮舉法窮舉法 窮舉法的結(jié)果是真

31、值表。窮舉法的結(jié)果是真值表。例：分析如圖例：分析如圖3輸入輸入1輸出輸出的邏輯電路。的邏輯電路。F&11x11yz1x y zF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101100101即：列出即：列出n個輸入變量的所有個輸入變量的所有2n個輸入組合個輸入組合，并根據(jù)每，并根據(jù)每一個輸入組合決定所有門的輸出，逐級推出電路的一個輸入組合決定所有門的輸出，逐級推出電路的輸出，得到真值表。輸出，得到真值表。3.2.2 邏輯代數(shù)法邏輯代數(shù)法 根據(jù)電路逐級寫出各門的輸出表達(dá)式，直至寫出根據(jù)電路逐級寫出各門的輸出表達(dá)式，直至寫出整個電路的輸出邏輯表達(dá)式。如下圖整個電路

32、的輸出邏輯表達(dá)式。如下圖:F&11x11yz1根據(jù)布爾代數(shù)進(jìn)行表達(dá)式變換，如下：根據(jù)布爾代數(shù)進(jìn)行表達(dá)式變換，如下：F =(x+y) z + (xyz) = (x + z)(y + z) ( x + y + z) 或與式或與式 = (xz)(yz)(xyz) 與非與非與非式與非式上述表達(dá)式對應(yīng)不上述表達(dá)式對應(yīng)不同結(jié)構(gòu)的邏輯電路。同結(jié)構(gòu)的邏輯電路。參見書參見書P95圖圖3.25。F = xz + yz + xyz 與或式與或式3.2.3 利用摩根定律分析利用摩根定律分析 若電路采用與非門和或非門實(shí)現(xiàn)，函數(shù)表達(dá)式需要若電路采用與非門和或非門實(shí)現(xiàn)，函數(shù)表達(dá)式需要反復(fù)應(yīng)用反復(fù)應(yīng)用摩根定律摩根定律簡化：簡

33、化： 對應(yīng)不同結(jié)構(gòu)的邏輯電路，參見書對應(yīng)不同結(jié)構(gòu)的邏輯電路，參見書P96圖圖3.26、 P97圖圖3.27 。F = (AB C) + (A+B+C) + (A+D) = (A+B) C (A+B+C)(A+D) = ( A+B ) C) ( A+B+C )(A+D) = (A+B) C (A+D)3.2.4 利用卡諾圖化簡函數(shù)，通過函數(shù)表達(dá)式或真值利用卡諾圖化簡函數(shù)，通過函數(shù)表達(dá)式或真值表分析其邏輯功能。表分析其邏輯功能。例例1：分析如圖邏輯電路。：分析如圖邏輯電路。F&1&AC11ABBCACP1P2P3P4P5P6P1 = ACP2 = A + BP3 = B + CP4 = A C這是

34、一個這是一個輸出恒為輸出恒為 1 的邏輯電路。的邏輯電路。P5 = P1 P2 = AC A+B = A + BF = P5 P6 = (A + B) A B C = 0 + 0 = 1P6 = P3 + P4 = B + C + A C = A B C 例例2：分析如圖邏輯電路。：分析如圖邏輯電路。寫出最簡表達(dá)式：寫出最簡表達(dá)式： 從表達(dá)式直接看從表達(dá)式直接看不出明確的邏輯關(guān)系，不出明確的邏輯關(guān)系，再通過真值表來分析：再通過真值表來分析：F = AB BC CA = AB + BC + CA& &A&BCF&A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01

35、 1 101111110 從真值表可以得出：從真值表可以得出：這是一個這是一個三變量非一致三變量非一致電路。電路。例例3：分析如圖邏輯電路。：分析如圖邏輯電路。寫出最簡表達(dá)式：寫出最簡表達(dá)式：通過真值表來分析：通過真值表來分析：A8 = B8 + B4 + B2 = B8 B4 B2 A4 = B4 B2 = B4B2 + B4B2A2 = B2 A1 = B1 這是一個這是一個BCD碼對碼對9變補(bǔ)變補(bǔ)器。器。=1B81B4B2B1A8A4A2A11B8 B4 B2 B1A8 A4 A2 A10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00

36、 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 0例例4：分析如圖邏輯電路。：分析如圖邏輯電路。1. 寫出最簡表達(dá)式：寫出最簡表達(dá)式：y0 = x0 y1 = x1 x0y2 = x2 (x1+ y1) = x2 (x1+ x1 x0) = x2 (x1+ x0)y3 = x3 (x2+ y2) =

37、 x3 (x2+ x2 (x1+ x0) = x3 (x2+ x1+ x0) =1x3(MSB)x2x1x0(LSB)y3y2y1y0=111=13. 通過真值表來分析：通過真值表來分析：2. 函數(shù)最簡表達(dá)式：函數(shù)最簡表達(dá)式：x3x2x1x0y3y2y1y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1結(jié)論：結(jié)論：這是一個這是一個二進(jìn)制變補(bǔ)器，二進(jìn)制變補(bǔ)器，也稱也稱16變補(bǔ)器。變補(bǔ)器。y0 = x0y1 = x1 x0

38、y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)01010101010101010110011001100110011110000111100001111111100000003.3 組合電路設(shè)計(jì)組合電路設(shè)計(jì) Combinational Logic Circuit Design目的：目的：根據(jù)要實(shí)現(xiàn)的邏輯功能，利用邏輯代數(shù)方法實(shí)現(xiàn)根據(jù)要實(shí)現(xiàn)的邏輯功能，利用邏輯代數(shù)方法實(shí)現(xiàn)邏輯電路分析的一般步驟，如下圖所示：邏輯電路分析的一般步驟，如下圖所示：分析設(shè)計(jì)要求分析設(shè)計(jì)要求列出真值表列出真值表寫出最簡邏輯表達(dá)式寫出最簡邏輯表達(dá)式表達(dá)式變換表達(dá)式變換畫出電路邏輯圖畫出電路邏輯圖要

39、求：要求：電路用最少的邏輯門（集成塊）、最少的輸入端數(shù)。電路用最少的邏輯門（集成塊）、最少的輸入端數(shù)。確定輸入輸出變量；邏輯關(guān)系；有無確定輸入輸出變量；邏輯關(guān)系；有無無關(guān)項(xiàng)無關(guān)項(xiàng)d填入卡諾圖進(jìn)行化簡填入卡諾圖進(jìn)行化簡由卡諾圖得到最簡與或式由卡諾圖得到最簡與或式根據(jù)所選用門的類型根據(jù)所選用門的類型一、邏輯問題描述一、邏輯問題描述真值表真值表邏輯表達(dá)式邏輯表達(dá)式例例 設(shè)計(jì)一個二進(jìn)制一位全加器。設(shè)計(jì)一個二進(jìn)制一位全加器。3.3.1 根據(jù)邏輯問題的描述寫出邏輯表達(dá)式根據(jù)邏輯問題的描述寫出邏輯表達(dá)式1. 半加器半加器 Half-Adder 輸入變量：加數(shù)輸入變量：加數(shù)A、B輸出函數(shù)：和輸出函數(shù)：和 Sh

40、、進(jìn)位、進(jìn)位ChA BSh Ch0 00 11 01 10 01 01 00 111ABShSh = AB + AB = A BCh = AB = AB= AAB BAB&ABSh&Ch1ABCh輸入變量：被加數(shù)輸入變量：被加數(shù) Ai、加數(shù)、加數(shù) Bi 、來自低位的進(jìn)位、來自低位的進(jìn)位 Ci-1輸出函數(shù)：本位和輸出函數(shù)：本位和 Si、本位向高位的進(jìn)位、本位向高位的進(jìn)位Ci2. 全加器全加器Full-Adder Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1AiBiCi-1SiSi =

41、 Ai Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 1111CiAiBiCi-11111= AiBi Ci-1 + AiBiCi-1 + AiBiCi-1 + AiBi Ci-1二級與或電路參見書二級與或電路參見書P98圖圖3.28( c )。用異或門和與、或門構(gòu)成電路：用異或門和與、或門構(gòu)成電路：2. 全加器全加器Full-Adder Si = Ai Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 AiBiCi-1CiSi=1&=1&11&Ci = AiBi + Ai Ci-1 + Bi Ci-1Ci = AiBi + Ai Ci-1

42、+ Bi Ci-1用用“與或非與或非”門實(shí)現(xiàn)全加器門實(shí)現(xiàn)全加器AiBiCi-1SiSi = m1 + m2 + m4 + m71111CiAiBiCi-111111111m1 = Ci-1 Cim2 = Bi Cim4 = Ai Cim7 = Ai Bi Ci-1故故 Si = Ci-1 Ci + Bi Ci + Ai Ci + Ai Bi Ci-1 = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1禁止法禁止法CiAiBiCi-12. 全加器全加器Full-Adder Ci = AiBi + Ai Ci-1 + Bi Ci-1用用“與或非與或非”門實(shí)現(xiàn)全加器門實(shí)現(xiàn)全加器

43、 Si = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1A i B i C i-111&Si11&Ci全加器全加器AiBiCi-1SiCi2. 全加器全加器Full-Adder 二、邏輯問題描述二、邏輯問題描述簡化真值表簡化真值表邏輯表達(dá)式邏輯表達(dá)式輸入變量：兩個正整數(shù)輸入變量：兩個正整數(shù) x = x2x1 ， y = y2y1輸出函數(shù)：三個比較結(jié)果輸出函數(shù)：三個比較結(jié)果F1(x y)，F(xiàn)2(x 8 的編碼器，則可用多片的編碼器，則可用多片74LS148級級聯(lián)起來。聯(lián)起來。如用如用4片片74LS148級聯(lián)成的級聯(lián)成的 32-5 優(yōu)先權(quán)編碼器優(yōu)先權(quán)編碼器 RA2 = G3

44、A2 + G2A2 + G1A2 + G0A2 片內(nèi)編碼片內(nèi)編碼 RA1 = G3A1 + G2A1 + G1A1 + G0A1 A2A1A0 RA0 = G3A0 + G2A0 + G1A0 + G0A0 構(gòu)成構(gòu)成 RA4 = G3GS + G2GS 片間片間 GS RA3 = G3GS + G1GS 編碼構(gòu)成編碼構(gòu)成/G3A2/G2A2/G3A1/G2A1/G3A0/G2A0/G1A2/G1A1/G1A0/G0A2/G0A1/G0A0/G0GS/G1GS/G2GS/G3GSRGS1RA411RA3111RA2RA1RA074LS148/REQ31/REQ30/REQ24/REQ23/REQ

45、22/REQ16/REQ15/REQ14/REQ8/REQ7/REQ6/REQ0U1U0U3U2I7I6I0EII7I6I0EII7I6I0EII7I6I0EIA2A0A1EOGSA2A0A1EOGSA2A0A1EOGSA2A0A1EOGS優(yōu)先權(quán)編碼器應(yīng)用舉例優(yōu)先權(quán)編碼器應(yīng)用舉例在多處理器系統(tǒng)中，需對各處理器爭用總線作出仲裁。在多處理器系統(tǒng)中，需對各處理器爭用總線作出仲裁。為提高仲裁速度，通常采用并行優(yōu)先權(quán)仲裁方式。為提高仲裁速度，通常采用并行優(yōu)先權(quán)仲裁方式。在爭用總線的各處理器進(jìn)行優(yōu)先權(quán)分配后，通過優(yōu)在爭用總線的各處理器進(jìn)行優(yōu)先權(quán)分配后，通過優(yōu)先權(quán)編碼器和譯碼器進(jìn)行裁決。先權(quán)編碼器和譯碼器進(jìn)

46、行裁決。 邏輯電路圖參見書邏輯電路圖參見書P128圖圖3.62。3.5.3 三態(tài)緩沖器三態(tài)緩沖器 Three-State Buffers 三態(tài)是指器件的輸出有三種狀態(tài)：三態(tài)是指器件的輸出有三種狀態(tài)：即即邏輯邏輯0 （L電平）、電平）、邏輯邏輯1 （H電平）和電平）和高阻抗高阻抗?fàn)顮顟B(tài)（或懸浮態(tài)）。態(tài)（或懸浮態(tài)）。最基本的三態(tài)器件是三態(tài)緩沖器，又稱為三態(tài)門或最基本的三態(tài)器件是三態(tài)緩沖器，又稱為三態(tài)門或三態(tài)驅(qū)動器。三態(tài)驅(qū)動器。三態(tài)緩沖器可使多個源數(shù)據(jù)三態(tài)緩沖器可使多個源數(shù)據(jù)分時共享分時共享一根公用線，一根公用線，為了避免多個源數(shù)據(jù)同時驅(qū)動共享線，則不能在使能一為了避免多個源數(shù)據(jù)同時驅(qū)動共享線，則不

47、能在使能一個源數(shù)據(jù)的同時使能另一個源數(shù)據(jù)。個源數(shù)據(jù)的同時使能另一個源數(shù)據(jù)。三態(tài)緩沖器邏輯符號三態(tài)緩沖器邏輯符號矩形符號矩形符號變形符號變形符號原碼輸出原碼輸出高有效使能高有效使能原碼輸出原碼輸出低有效使能低有效使能反碼輸出反碼輸出高有效使能高有效使能反碼輸出反碼輸出低有效使能低有效使能1EN1EN1EN1EN8 個數(shù)據(jù)源共享一根數(shù)據(jù)線個數(shù)據(jù)源共享一根數(shù)據(jù)線74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BSDATAEN1/EN2/EN3/SELP/SELQ/SELR/SELS/SELT/SELU/SELV/SELWSSRC0SSRC1SSRC2PQRSTUVW一、標(biāo)準(zhǔn)的一、標(biāo)

48、準(zhǔn)的SSI及及MSI三態(tài)緩沖器三態(tài)緩沖器 最常使用共享線的場合是最常使用共享線的場合是多位數(shù)據(jù)總線多位數(shù)據(jù)總線。例如：例如：在在8位微處理機(jī)系統(tǒng)中，數(shù)據(jù)總線的寬度是位微處理機(jī)系統(tǒng)中，數(shù)據(jù)總線的寬度是8 bit，外圍器件通常，外圍器件通常一次置一次置8位數(shù)據(jù)到總線上位數(shù)據(jù)到總線上。這樣外圍。這樣外圍器件都在同一時刻器件都在同一時刻使能使能8個個三態(tài)緩沖器，因此，獨(dú)立的三態(tài)緩沖器，因此，獨(dú)立的使能輸入端就都多余了。為減少總線應(yīng)用中三態(tài)緩沖器使能輸入端就都多余了。為減少總線應(yīng)用中三態(tài)緩沖器的芯片數(shù)及連線，的芯片數(shù)及連線，MSI三態(tài)緩沖器中包含多個三態(tài)緩沖三態(tài)緩沖器中包含多個三態(tài)緩沖器并器并共用共用使

49、能輸入。使能輸入。MSI 74LS541為八三態(tài)緩沖器為八三態(tài)緩沖器A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A4A5A6A7A8A2A3Y1Y4Y5Y6Y7Y8Y2Y3/G1/G2二、二、 MSI 三態(tài)緩沖器的應(yīng)用舉例三態(tài)緩沖器的應(yīng)用舉例 多端口輸入多端口輸入A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2READINSEL1INSEL2INSEL3DB 07 D1D0D2D3D4D5D6D7用戶輸入用戶輸入微處理器微處理器雙向總線收發(fā)

50、器雙向總線收發(fā)器 74LS245 八三態(tài)總線收發(fā)器八三態(tài)總線收發(fā)器/GDIRA1A2A3A4A5A6A7A8B5B4B3B2B1B6B7B8ABBAA174LS245A2A3A4A5A6A7A8B1B2B3B4B5B6B7B8GDIR3.5.4 多路選擇器多路選擇器 Multiplexers 多路選擇器又稱數(shù)據(jù)選擇器，是一個數(shù)字開多路選擇器又稱數(shù)據(jù)選擇器，是一個數(shù)字開關(guān)，可以關(guān)，可以從從 n 路源數(shù)據(jù)中選擇一路送至輸出端路源數(shù)據(jù)中選擇一路送至輸出端。假設(shè)有假設(shè)有 n 組輸入數(shù)據(jù)源，每組數(shù)據(jù)源的寬度組輸入數(shù)據(jù)源，每組數(shù)據(jù)源的寬度為為 b 位二進(jìn)制數(shù)位二進(jìn)制數(shù)，則反映輸出關(guān)系的框圖及等效，則反映輸

51、出關(guān)系的框圖及等效電路如下圖所示。電路如下圖所示。其中高有效使能端其中高有效使能端EN的功能為：的功能為：當(dāng)當(dāng)EN = 0 時，所有的輸出為時，所有的輸出為 0。 多路選擇器的結(jié)構(gòu)框圖多路選擇器的結(jié)構(gòu)框圖 多路選擇器的等效功能多路選擇器的等效功能1D01D11Dn-12D02D12Dn-1bD0bD1bDn-11Y2YbYSELEN使能ENSELD0D1Dn-1選擇n 組 b 位數(shù)據(jù)源sbbbb數(shù)據(jù)輸出例例 1KB RAM：b = 8 n = 1024 s = 10 n = 2s 多路選擇器輸出邏輯表達(dá)式多路選擇器輸出邏輯表達(dá)式從從 n 組數(shù)據(jù)源中選擇哪一組源數(shù)據(jù)傳送到輸出端，由選擇組數(shù)據(jù)源中

52、選擇哪一組源數(shù)據(jù)傳送到輸出端，由選擇輸入端的輸入值輸入端的輸入值 S 決定。決定。i = 0n - 1KY = EN mi KDi K = 1，2，b式中：式中：KY為輸出位，為輸出位， KDi是第是第 i 組輸入源數(shù)據(jù)的第組輸入源數(shù)據(jù)的第K位，位， mi 是是 S 位選擇輸入變量的最小項(xiàng)。位選擇輸入變量的最小項(xiàng)。S 與與 n 的關(guān)系為：的關(guān)系為： n = 2s (或或 S = log2n)S 位選擇信號有位選擇信號有 2s 種組合種組合(即最小項(xiàng)即最小項(xiàng))。每一種組合對應(yīng)選。每一種組合對應(yīng)選擇擇 n ( = 2s )組輸入源數(shù)據(jù)中的一組。邏輯表達(dá)式為：組輸入源數(shù)據(jù)中的一組。邏輯表達(dá)式為： 多

53、路選擇器的原理圖多路選擇器的原理圖&ENKD0KD1KDn-1S - n 二進(jìn)制譯碼器Sm0m1mn-1KY 輸入選擇& 1一、標(biāo)準(zhǔn)的中規(guī)模多路選擇器一、標(biāo)準(zhǔn)的中規(guī)模多路選擇器 八輸入八輸入 1 位輸出多路選擇器位輸出多路選擇器74LS151輸輸 入入輸輸 出出/EN C B AY /Y1 d d d0 10 0 0 0Do Do0 0 0 1D1 D10 0 1 0D2 D20 0 1 1D3 D30 1 0 0D4 D40 1 0 1D5 D50 1 1 0D6 D60 1 1 1D7 D7 簡化真值表簡化真值表一個低有效使能輸入端一個低有效使能輸入端/EN三個選擇輸入端三個選擇輸入端C、

54、B、A8 個數(shù)據(jù)輸入端個數(shù)據(jù)輸入端 D7D02 個互反輸出個互反輸出 Y、/YY/Y/END0D1D2D3D4D5D6D7ABC 邏輯電路圖邏輯電路圖 邏輯符號邏輯符號ENABCD0 Y Y74LS151D1D2D3D4D5D6D7 二輸入二輸入 4 位多路選擇器位多路選擇器 74LS157 簡化真值表簡化真值表 邏輯電路圖邏輯電路圖 邏輯符號邏輯符號輸輸 入入輸輸 出出/G S1Y 2Y 3Y 4Y1 d0 0 0 00 01A 2A 3A 4A0 11B 2B 3B 4BGS1A1B2A2B3A3B4A4B1Y2Y3Y4Y1Y2Y3Y4Y/GS1A1B2A2B3A3B4A4B 四輸入四輸入

55、 2 位多路選擇器位多路選擇器 74LS153 簡化真值表簡化真值表 邏輯電路圖邏輯電路圖輸輸 入入輸輸 出出/1G /2G B A1Y 2Y 1 d d0 0 0 0 01C0 2C0 0 0 11C1 2C1 0 1 01C2 2C2 0 1 11C3 2C3/1G A B1Y2Y1C01C11C21C32C02C12C22C3/2G 邏輯符號邏輯符號74LS153AB1C0 1Y 2Y1G1C11C21C32G2C02C12C22C3具有三態(tài)輸出的多路選擇器，當(dāng)其具有三態(tài)輸出的多路選擇器，當(dāng)其使能輸入無效使能輸入無效時，時，將強(qiáng)制將強(qiáng)制輸出端處于高阻抗輸出端處于高阻抗。 三態(tài)輸出多路選擇

56、器三態(tài)輸出多路選擇器有三態(tài)輸出端的多路選擇器的有三態(tài)輸出端的多路選擇器的輸出端可以直接連接輸出端可以直接連接在一起在一起(參見舉例參見舉例)，使得用這種器件可以方便第組成更，使得用這種器件可以方便第組成更大的多路選擇器大的多路選擇器MUX。常用的這種器件有常用的這種器件有74LS251，74LS253和和74LS257等。等。二、多路選擇器的擴(kuò)展二、多路選擇器的擴(kuò)展 Expanding Multiplexers1. 使用無三態(tài)輸出的多路選擇器及譯碼器使用無三態(tài)輸出的多路選擇器及譯碼器例：例：設(shè)計(jì)一個設(shè)計(jì)一個32輸入輸入 1 位多路選擇器位多路選擇器。5個選擇輸入：個選擇輸入：XA4XA0 32

57、路輸入：路輸入：X31X0采用采用 4 個個74LS151，每個器件可處理，每個器件可處理8個輸入，這樣將輸個輸入，這樣將輸入分為入分為4組，每組由一個組，每組由一個74LS151處理處理選擇輸入的選擇輸入的低三位低三位XA2XA0 連接到連接到 4 個個74LS151的的C、B、A端，決定組內(nèi)選擇端，決定組內(nèi)選擇選擇輸入的選擇輸入的高二位高二位XA4、XA3 通過一級通過一級2-4譯碼器譯碼器1/2 74LS139產(chǎn)生產(chǎn)生 4 個輸出，每個輸出連接到一個個輸出，每個輸出連接到一個74LS151的的使能輸入端使能輸入端用用74LS151組成的組成的 32輸入輸入 1 位多路選擇器位多路選擇器1

58、XOUT1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74LS151 使用三態(tài)輸出的多路選擇器及譯碼器使用三態(tài)輸出的多路選擇器及譯碼器例：例：用用74LS251設(shè)計(jì)一個設(shè)計(jì)一個32輸入輸入 1 位多路選擇器。位多路選擇器。當(dāng)輸出處于高阻態(tài)時，該當(dāng)輸出處于高阻態(tài)時，該輸出線可以與其他輸出線輸出線可以與其他輸出線直接連接在一起直接連接在一起，并且不影響其他輸出線的高、低，并且不影響其他輸出線的高、低電平。電平。在在任意時刻只能有一個任意時刻只能有一個74LS2

59、51被被74LS139使能使能，此時此時輸出線輸出線XOUT和和/XOUT上的邏輯值就是該被使上的邏輯值就是該被使能的能的74LS251的輸出值。的輸出值。當(dāng)當(dāng)輸入使能輸入使能/XEN無效無效時，所有時，所有74LS251的輸出為高的輸出為高阻態(tài)，輸出線阻態(tài)，輸出線XOUT和和/XOUT上的邏輯值不確定。上的邏輯值不確定。用用74LS251組成的組成的 32輸入輸入 1 位多路選擇器位多路選擇器1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74LS251X

60、OUT/XOUT 采用多級采用多級MUX的樹形結(jié)構(gòu)的樹形結(jié)構(gòu)將多路選擇器將多路選擇器MUX分級連接，低一級分級連接，低一級(前一級前一級) MUX的輸出作為其高一級的輸出作為其高一級(后一級后一級) MUX的數(shù)據(jù)輸?shù)臄?shù)據(jù)輸入。入。用選擇輸入信號的低位控制低一級用選擇輸入信號的低位控制低一級MUX，高位控，高位控制高一級制高一級MUX。各級的使能輸入可以同一控制。各級的使能輸入可以同一控制。三、用多路選擇器實(shí)現(xiàn)任意組合邏輯函數(shù)三、用多路選擇器實(shí)現(xiàn)任意組合邏輯函數(shù)例例1 F (x,y,z) = m3 (1,2,6,7)+5VRENABCD0 Y YD1D2D3D4D5D6D7Fzyx 選擇選擇 S