第一章半導(dǎo)體緒論

1、集成電路版圖設(shè)計(jì)青島科技大學(xué)信息科學(xué)技術(shù)學(xué)院硬件教研室課程內(nèi)容v第一章：緒論v第二章：電路知識(shí)基礎(chǔ)v第三章：集成電路制造工藝v第四章：版圖設(shè)計(jì)基礎(chǔ)v第五章：數(shù)字電路版圖設(shè)計(jì)標(biāo)準(zhǔn)單元技術(shù)v第六章：模擬電路版圖教材和參考書v集成電路掩膜設(shè)計(jì)基礎(chǔ)版圖技術(shù)（清華大學(xué)出版社）vCMOS集成電路版圖概念、方法與工具（電子工業(yè)出版社）v模擬電路版圖的藝術(shù)v集成電路版圖設(shè)計(jì)（機(jī)械工業(yè)出版社）v數(shù)字集成電路設(shè)計(jì)透視 （清華大學(xué)出版社）v數(shù)字集成電路電路、系統(tǒng)與設(shè)計(jì) （電子工業(yè)出版社）第一章 緒論v1.1集成電路設(shè)計(jì)基礎(chǔ)知識(shí)v1.2集成電路設(shè)計(jì)領(lǐng)域分析v1.3版圖設(shè)計(jì)概念v1.4版圖設(shè)計(jì)的技術(shù)1.1集成電路設(shè)計(jì)基

2、礎(chǔ)知識(shí)v一、IC的發(fā)展概況v二、集成電路發(fā)展特點(diǎn)及規(guī)律v三、設(shè)計(jì)舉例一、集成電路(IC)的發(fā)展概況v19471947年由肖克利和年由肖克利和他的兩助手布拉頓、他的兩助手布拉頓、巴丁在貝爾實(shí)驗(yàn)室巴丁在貝爾實(shí)驗(yàn)室工作時(shí)發(fā)明的點(diǎn)接工作時(shí)發(fā)明的點(diǎn)接觸式晶體管。觸式晶體管。v19561956年為此獲諾貝年為此獲諾貝爾物理學(xué)獎(jiǎng)。爾物理學(xué)獎(jiǎng)。一、集成電路(IC)的發(fā)展概況v美國德州儀器公司于1958年發(fā)明了世界上第一塊鍺集成電路，并于2000年獲得諾貝爾物理學(xué)獎(jiǎng)一、集成電路(IC)的發(fā)展概況v1961年，美國仙童半導(dǎo)體公司開發(fā)出世界上第一塊硅集成電路。v1962年，成功制造MOS集成電路。v1971年，全球

3、第一個(gè)微處理器4004問世，采用MOS工藝。v1988年，16MB DRAM問世，進(jìn)入超大規(guī)模集成電路階段。（1cm2的硅片上集成有3500萬個(gè)晶體管）vSoB, SoC。二、集成電路發(fā)展特點(diǎn)及規(guī)律v集成電路工藝指標(biāo)：v（1）特征尺寸。特征尺寸減小，導(dǎo)致電路速度加快，晶體管密度增加。v（2）集成度。集成度的增加得益于晶體管特征尺寸的減小。v（3）晶圓（wafer）尺寸。2002年，Intel開始采用12英寸晶圓。二、集成電路發(fā)展特點(diǎn)及規(guī)律12英寸的晶圓集成電路按規(guī)模分類摩爾定律摩爾定律 Moores LawvGodon Moore是是Intel公司的創(chuàng)始人公司的創(chuàng)始人之一，之一，1956年他年

4、他曾對(duì)半導(dǎo)體技術(shù)的曾對(duì)半導(dǎo)體技術(shù)的發(fā)展作出預(yù)言：集發(fā)展作出預(yù)言：集成電路容量每成電路容量每18個(gè)月增加一倍。個(gè)月增加一倍。半導(dǎo)體技術(shù)發(fā)展藍(lán)圖集成電路設(shè)計(jì)的發(fā)展v(1） 20 世紀(jì)60 70 年代的初級(jí)集成電路硬件設(shè)計(jì)時(shí)期。（集成電路的集成度為幾百門）v(2） 20 世紀(jì)70 80 年代的集成電路的軟件編程設(shè)計(jì)時(shí)期。v(3 ） 20 世紀(jì)80 90 年代的專用集成電路（ Application Specific Integrated Circuit, ASIC）和系統(tǒng)集成設(shè)計(jì)時(shí)期。深亞微米和超深亞微米工藝對(duì)EDA 技術(shù)的挑戰(zhàn)v集成電路的發(fā)展經(jīng)歷了微米（特征尺寸1m）、亞微米（特征尺寸1m）、深亞

5、微米（特征尺寸0.6m）發(fā)展階段，進(jìn)入超深亞微米（特征尺寸0.1m）階段v深亞微米集成電路設(shè)計(jì)面臨的4 個(gè)方面的挑戰(zhàn)：縮小尺寸、增加集成度、提高系統(tǒng)性能和降低功耗。深亞微米和超深亞微米工藝對(duì)EDA 技術(shù)的挑戰(zhàn)v互聯(lián)線對(duì)集成電路速度的影響。v納米（O.1m）工藝：連線主導(dǎo)電路性能和可制造性v對(duì)EDA 設(shè)計(jì)工具的要求：以連線為基礎(chǔ)，能夠?qū)⒏鞣N物理效應(yīng)考慮在內(nèi)VLSI設(shè)計(jì)要求v1、設(shè)計(jì)周期要求VLSI設(shè)計(jì)要求v2、設(shè)計(jì)成本要求v開發(fā)設(shè)計(jì)費(fèi)用一般以人年計(jì)算，即開發(fā)過程中的人數(shù)與時(shí)間的乘積。v設(shè)計(jì)時(shí)間在設(shè)計(jì)成本中占主要地位。v全定制和半定制設(shè)計(jì)方法的選擇。VLSI設(shè)計(jì)要求v3、設(shè)計(jì)正確性及性能要求v設(shè)計(jì)

6、的正確性是集成電路設(shè)計(jì)中最基本的要求v設(shè)計(jì)失誤會(huì)帶來周期延誤、直接經(jīng)濟(jì)損失等。v4、設(shè)計(jì)過程集成化要求vEDA 設(shè)計(jì)工具需要將整個(gè)集成電路設(shè)計(jì)過程統(tǒng)一考慮，前后呼應(yīng)，從全局的觀點(diǎn)使系統(tǒng)設(shè)計(jì)達(dá)到最優(yōu)。VLSI設(shè)計(jì)要求v5、VLSI 設(shè)計(jì)可測試性要求v隨著VLSI 功能的日趨復(fù)雜，測試費(fèi)用所占的比例明顯增大。v雖然芯片測試是在VLSI 生產(chǎn)過程當(dāng)中進(jìn)行的，為了減小測試所需要的資源，往往在電路設(shè)計(jì)階段就要考慮其可測試性、易測性的問題。三、設(shè)計(jì)舉例v功能描述功能描述 x=ab+ab 的邏輯圖的邏輯圖abx三、設(shè)計(jì)舉例vCMOS與非門的與非門的電路圖電路圖三、設(shè)計(jì)舉例vCMOS反相器的掩反相器的掩膜版圖

7、膜版圖PolysiliconInOutVDDGNDPMOS2l lMetal 1NMOSContactsN Well三、設(shè)計(jì)舉例vCMOS反相器的結(jié)構(gòu)圖反相器的結(jié)構(gòu)圖N阱阱VoVinVSSVDDP-SUB磷注入磷注入硼注入硼注入磷硅玻璃磷硅玻璃三、設(shè)計(jì)舉例第一章 緒論v1.1集成電路設(shè)計(jì)基礎(chǔ)知識(shí)v1.2集成電路設(shè)計(jì)領(lǐng)域分析v1.3版圖設(shè)計(jì)概念v1.4版圖設(shè)計(jì)的技術(shù)1.2集成電路設(shè)計(jì)領(lǐng)域分析v集成電路設(shè)計(jì)者需要知道的知識(shí)包括：v系統(tǒng)知識(shí)v電路知識(shí)v工具知識(shí)v工藝知識(shí)IC 設(shè)計(jì)領(lǐng)域及其工種介紹設(shè)計(jì)領(lǐng)域及其工種介紹v（一）模擬與混號(hào)信號(hào)電路設(shè)計(jì)（一）模擬與混號(hào)信號(hào)電路設(shè)計(jì)v在在 IC IC 設(shè)計(jì)領(lǐng)域

8、中，模擬的人才最為缺乏，設(shè)計(jì)領(lǐng)域中，模擬的人才最為缺乏，但相對(duì)而言模擬但相對(duì)而言模擬 / / 混合信號(hào)設(shè)計(jì)工程師的人混合信號(hào)設(shè)計(jì)工程師的人才養(yǎng)成也最為困難，一般而言最起碼需要才養(yǎng)成也最為困難，一般而言最起碼需要 2 2 3 3 年的經(jīng)驗(yàn)才能完全上手。年的經(jīng)驗(yàn)才能完全上手。 v一般而言，具備電子背景的人學(xué)習(xí)模擬與混一般而言，具備電子背景的人學(xué)習(xí)模擬與混合信號(hào)領(lǐng)域的知識(shí)會(huì)比較容易進(jìn)入狀態(tài)，若合信號(hào)領(lǐng)域的知識(shí)會(huì)比較容易進(jìn)入狀態(tài)，若非相關(guān)科系的話，則必須強(qiáng)化理論基礎(chǔ)以及非相關(guān)科系的話，則必須強(qiáng)化理論基礎(chǔ)以及實(shí)作能力，方能與科班出身的學(xué)員競爭。實(shí)作能力，方能與科班出身的學(xué)員競爭。IC 設(shè)計(jì)領(lǐng)域及其工種介

9、紹設(shè)計(jì)領(lǐng)域及其工種介紹v（二）數(shù)字電路設(shè)計(jì)（二）數(shù)字電路設(shè)計(jì) 傳統(tǒng)的電路設(shè)計(jì)工作是一項(xiàng)需要累積豐傳統(tǒng)的電路設(shè)計(jì)工作是一項(xiàng)需要累積豐富經(jīng)驗(yàn)以及長期努力的專業(yè)性工作，除了電富經(jīng)驗(yàn)以及長期努力的專業(yè)性工作，除了電子科系科班出身的從業(yè)人員之外，其它工程子科系科班出身的從業(yè)人員之外，其它工程背景的人士很難跨越。背景的人士很難跨越。v但是近年來，各種消費(fèi)性電子產(chǎn)品的生命周但是近年來，各種消費(fèi)性電子產(chǎn)品的生命周期不斷縮短，而系統(tǒng)的功能性和復(fù)雜度卻不期不斷縮短，而系統(tǒng)的功能性和復(fù)雜度卻不斷攀升，許多的功能需要使用相當(dāng)程度的特?cái)嗯噬?，許多的功能需要使用相當(dāng)程度的特定背景知識(shí)和足夠復(fù)雜的算法才能具體描述。定背景知

10、識(shí)和足夠復(fù)雜的算法才能具體描述。IC 設(shè)計(jì)領(lǐng)域及其工種介紹設(shè)計(jì)領(lǐng)域及其工種介紹v（三）集成電路布局設(shè)計(jì)（三）集成電路布局設(shè)計(jì)所謂的集成電路布局（所謂的集成電路布局（ Layout Layout ）是指配合）是指配合芯片設(shè)計(jì)規(guī)劃，作必要功能的電路布局。芯片設(shè)計(jì)規(guī)劃，作必要功能的電路布局。v雖然大部分的公司要求布局工程師必須是電雖然大部分的公司要求布局工程師必須是電子、電機(jī)、信息相關(guān)科系出身，絕大多數(shù)都子、電機(jī)、信息相關(guān)科系出身，絕大多數(shù)都是進(jìn)了公司以后在從頭學(xué)起，多半是要靠經(jīng)是進(jìn)了公司以后在從頭學(xué)起，多半是要靠經(jīng)驗(yàn)累積，因此各領(lǐng)域的布局人才一直是處于驗(yàn)累積，因此各領(lǐng)域的布局人才一直是處于需求大于

11、供給的狀態(tài)。需求大于供給的狀態(tài)。半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容(1)(1)生產(chǎn)線技術(shù)員：部分的公司則因設(shè)有產(chǎn)品生產(chǎn)線技術(shù)員：部分的公司則因設(shè)有產(chǎn)品測試部門，因此需要生產(chǎn)線的作業(yè)員。學(xué)測試部門，因此需要生產(chǎn)線的作業(yè)員。學(xué)歷要求多為高中職以上畢業(yè)。歷要求多為高中職以上畢業(yè)。 (2)(2)品管工程師：學(xué)歷為大學(xué)以上，主要工作品管工程師：學(xué)歷為大學(xué)以上，主要工作為進(jìn)行半導(dǎo)體產(chǎn)品的質(zhì)量管理作業(yè)。為進(jìn)行半導(dǎo)體產(chǎn)品的質(zhì)量管理作業(yè)。(3)(3)行銷、企劃工程師：多數(shù)公司要求新進(jìn)人行銷、企劃工程師：多數(shù)公司要求新進(jìn)人員的學(xué)歷為企管碩士。其工作范圍大致包員的學(xué)歷為企管碩士。其工作范圍

12、大致包括產(chǎn)品規(guī)劃、企劃、市場研究等。括產(chǎn)品規(guī)劃、企劃、市場研究等。半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容v業(yè)務(wù)工程師：多數(shù)公司要求新進(jìn)人員個(gè)性以積極主業(yè)務(wù)工程師：多數(shù)公司要求新進(jìn)人員個(gè)性以積極主動(dòng)為佳。主要工作領(lǐng)域?yàn)檫M(jìn)行公司相關(guān)產(chǎn)品業(yè)務(wù)的動(dòng)為佳。主要工作領(lǐng)域?yàn)檫M(jìn)行公司相關(guān)產(chǎn)品業(yè)務(wù)的拓展，因此，外語能力的要求較高。拓展，因此，外語能力的要求較高。v產(chǎn)品研發(fā)工程師：多數(shù)公司要求新進(jìn)人員的學(xué)歷為產(chǎn)品研發(fā)工程師：多數(shù)公司要求新進(jìn)人員的學(xué)歷為大學(xué)以上電子、電機(jī)相關(guān)系所畢業(yè)，主要是進(jìn)行半大學(xué)以上電子、電機(jī)相關(guān)系所畢業(yè)，主要是進(jìn)行半導(dǎo)體產(chǎn)品的設(shè)計(jì)與開發(fā)工作。導(dǎo)體產(chǎn)品的設(shè)計(jì)與開發(fā)工作。v

13、電路設(shè)計(jì)工程師：多數(shù)公司要求新進(jìn)人員最好能熟電路設(shè)計(jì)工程師：多數(shù)公司要求新進(jìn)人員最好能熟悉悉 CAD/CAM CAD/CAM 的操作，以利于在工作站、的操作，以利于在工作站、 PC PC 上進(jìn)上進(jìn)行電路設(shè)計(jì)工作。行電路設(shè)計(jì)工作。半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容半導(dǎo)體設(shè)計(jì)公司的職務(wù)及工作內(nèi)容vCAD CAD 工程師：多數(shù)公司會(huì)要求新進(jìn)人員要熟悉工程師：多數(shù)公司會(huì)要求新進(jìn)人員要熟悉 IC IC 設(shè)計(jì)方法設(shè)計(jì)方法及設(shè)計(jì)軟件。及設(shè)計(jì)軟件。 v應(yīng)用工程師：主要工作為進(jìn)行應(yīng)用工程師：主要工作為進(jìn)行 IC IC 產(chǎn)品的應(yīng)用開發(fā)工作。產(chǎn)品的應(yīng)用開發(fā)工作。v封裝工程師：主要工作為進(jìn)行公司所需封裝技術(shù)的研究開發(fā)，封

14、裝工程師：主要工作為進(jìn)行公司所需封裝技術(shù)的研究開發(fā)，有的是要與其后段的封裝廠商進(jìn)行搭配。有的是要與其后段的封裝廠商進(jìn)行搭配。v測試工程師：在測試工程師：在 IC IC 設(shè)計(jì)公司中，這部分的工作包括有前段設(shè)計(jì)公司中，這部分的工作包括有前段的測試與后段的成品測試工作，目前而言，前段的測試仍多的測試與后段的成品測試工作，目前而言，前段的測試仍多在晶圓廠內(nèi)部進(jìn)行，后段的成品測試工作則部分采用外包、在晶圓廠內(nèi)部進(jìn)行，后段的成品測試工作則部分采用外包、部分由自己公司來自行進(jìn)行測試。部分由自己公司來自行進(jìn)行測試。v軟件工程師：主要工作為進(jìn)行公司所設(shè)計(jì)的硬件產(chǎn)品之軟件軟件工程師：主要工作為進(jìn)行公司所設(shè)計(jì)的硬件

15、產(chǎn)品之軟件開發(fā)，例如驅(qū)動(dòng)程序等。開發(fā)，例如驅(qū)動(dòng)程序等。當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢 集成電路的特征尺寸向深亞微米發(fā)展。集成電路的特征尺寸向深亞微米發(fā)展。當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8英英寸和寸和12英寸。英寸。當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢 集成電路的規(guī)模不斷提高。集成電路的規(guī)模不斷提高。集成電路的速度不斷提高。集成電路的速度不斷提高。集成電路的復(fù)雜度不斷提高，集成電路的復(fù)雜度不斷提高，SoC成為開發(fā)的成為開發(fā)的目標(biāo)。目標(biāo)。數(shù)

16、?；旌想娐吩O(shè)計(jì)向電路設(shè)計(jì)工程師提出更高數(shù)?；旌想娐吩O(shè)計(jì)向電路設(shè)計(jì)工程師提出更高的挑戰(zhàn)。的挑戰(zhàn)。當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢 集成電路制造能力與設(shè)計(jì)能力之間的剪刀差。集成電路制造能力與設(shè)計(jì)能力之間的剪刀差。當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢當(dāng)前國際集成電路技術(shù)的發(fā)展趨勢 集成電路產(chǎn)業(yè)連續(xù)幾十年的高速增長，和巨額集成電路產(chǎn)業(yè)連續(xù)幾十年的高速增長，和巨額利潤，導(dǎo)致世界范圍內(nèi)集成電路生產(chǎn)線的大量建利潤，導(dǎo)致世界范圍內(nèi)集成電路生產(chǎn)線的大量建設(shè)。設(shè)。工藝線建設(shè)投資的費(fèi)用越來越高。工藝線建設(shè)投資的費(fèi)用越來越高。 集成電路的掩模費(fèi)很貴。每套掩模的壽命有限。集成電路的掩模費(fèi)很貴。每套

17、掩模的壽命有限。 工藝線走代工（工藝線走代工（Foundry）的經(jīng)營道路。）的經(jīng)營道路。 電路設(shè)計(jì)、工藝制造和封狀的分立運(yùn)行。電路設(shè)計(jì)、工藝制造和封狀的分立運(yùn)行。無生產(chǎn)線集成電路設(shè)計(jì)技術(shù)無生產(chǎn)線集成電路設(shè)計(jì)技術(shù)fablessChiplessFoundry芯片芯片 工藝文件工藝文件版圖文件版圖文件集成電路設(shè)計(jì)與制造的主要流程框架 集成電路的設(shè)計(jì)過程：集成電路的設(shè)計(jì)過程： 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架集成電路芯片設(shè)計(jì)過程框架From 吉利久教授吉利久教授是是功能要求功能要求行為設(shè)計(jì)（行為設(shè)計(jì)（VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是Sing off第一章 緒論v1.1集成電路設(shè)計(jì)基礎(chǔ)知識(shí)v1.2集成電路設(shè)計(jì)領(lǐng)域分析v1.3版圖設(shè)計(jì)概念v1.4版圖設(shè)計(jì)的技術(shù)1.3版圖設(shè)計(jì)概念v版圖設(shè)計(jì)就是按照線路的要求和一定的工藝參數(shù)，設(shè)計(jì)出元件的圖形并進(jìn)行排列互連，以設(shè)計(jì)出一套供IC制造工藝中使用的光刻掩膜版的圖形，稱為版圖或工藝復(fù)合圖。v版圖設(shè)計(jì)依據(jù)：一定功能的電路結(jié)構(gòu)；一定的