第7章FPGACPLD硬件結(jié)構(gòu)與工作原理

1、電子科學(xué)與工程學(xué)院電子科學(xué)與工程學(xué)院 課程內(nèi)容課程內(nèi)容一、一、PLD基礎(chǔ)基礎(chǔ)二、二、FPGA/CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理三、三、FPGA/CPLD配置編程方法配置編程方法四、四、PLD選擇原則及選擇原則及供貨商供貨商PLD： Programmable Logic Devicel 20 20世紀(jì)世紀(jì)7070年代發(fā)展起來的新型邏輯器件，年代發(fā)展起來的新型邏輯器件，是一種是一種通用型通用型器件；器件；l 帶給數(shù)字系統(tǒng)設(shè)計(jì)革命性的變化。帶給數(shù)字系統(tǒng)設(shè)計(jì)革命性的變化。70年代年代80年代年代90年代年代PROM 和和PLA 器件器件PAL 器件器件GAL器件器件FPGA器件器件EPLD 器件器

2、件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SOPC本世紀(jì)本世紀(jì)按編程技術(shù) l 一次性編程l 可多次編程一次性編程采用熔絲工藝制造，在編程后不能修改。一次性編程器件不適合在數(shù)字系統(tǒng)的研制、開發(fā)和實(shí)驗(yàn)階段使用。多次編程器件大多采用場(chǎng)效應(yīng)管作為開關(guān)元件，采用EPROM、E2PROM、FLASH或SRAM制造工藝生成編程元件，實(shí)現(xiàn)器件的多次編程。按集成密度PLD低密度低密度PLD高密度高密度PLDPROMPLAPALGALEPLDCPLDFPGAl乘積項(xiàng)結(jié)構(gòu)：乘積項(xiàng)結(jié)構(gòu)：CPLDl查找表結(jié)構(gòu)：查找表結(jié)構(gòu)：FPGA輸入輸入緩沖緩沖電路電路與與陣陣列列或或陣陣列列輸出輸出緩沖緩沖電路電路輸輸入

3、入輸輸出出 PLD陣列線連接表示陣列線連接表示 固定連接固定連接可編程連接可編程連接可編程斷開可編程斷開 PLD的的互補(bǔ)輸入緩沖互補(bǔ)輸入緩沖ACBF=ABD PLD中與陣列表示中與陣列表示&ABCDPLD中中或陣列的表示或陣列的表示1AF=A+B+DB C D邏輯陣列結(jié)構(gòu)邏輯陣列結(jié)構(gòu)其邏輯函數(shù)是：其邏輯函數(shù)是：與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp用用PROM完成半加器邏輯陣列完成半加器邏輯陣列

4、01110100AAFAAAAF邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F邏輯陣列示意圖邏輯陣列示意圖0A1A1F0F0A1A1F0F PAL結(jié)構(gòu) PAL的常用表示Generic Array Logic GAL從結(jié)構(gòu)上可分為兩類：一類是類似從結(jié)構(gòu)上可分為兩類：一類是類似PAL結(jié)構(gòu)，即結(jié)構(gòu)，即“與與”陣列可編程而陣列可編程而“或或”陣列陣列固定，如固定，如GAL16V8、GAL20V8等；另一類類等；另一類類似似PLA結(jié)構(gòu)，則結(jié)構(gòu)，則“與與”陣列和陣列和“或或”陣列可同陣列可同時(shí)編程，如時(shí)編程，如LATTIC 公司的公司

5、的GAL39V8。輸出邏輯宏輸出邏輯宏單元單元OLMC與陣列與陣列 輸入緩輸入緩沖電路沖電路輸入時(shí)鐘輸入時(shí)鐘 類型類型與陣列與陣列或陣列或陣列輸出電路輸出電路PROM固定固定可編程可編程固定固定PLA可編程可編程可編程可編程固定固定PAL可編程可編程固定固定固定固定GAL可編程可編程固定固定可配置可配置 CPLD ： Complex Programmable Logic Device FPGA ： Field Programmable Gate Array l 是由是由GAL發(fā)展而來；發(fā)展而來；l 采用采用E2PROM（Electrical Erasable Programmable ROM）

6、工藝。）工藝。 PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò) 展 項(xiàng)清零時(shí)鐘清零選擇寄 存 器旁路并行擴(kuò) 展 項(xiàng)通往 I/O模塊通往 PIA乘積項(xiàng)選擇矩陣來自 I/O引腳全局時(shí)鐘QDEN來自來自 PIA的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇2多路選擇器DCBADCBADCBADCBAP數(shù)據(jù)數(shù)據(jù)1Lab 控制控制 3LE 輸出輸出進(jìn)位鏈進(jìn)位鏈級(jí)聯(lián)鏈級(jí)聯(lián)鏈查找表查找表 (LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入進(jìn)位輸入級(jí)聯(lián)輸入級(jí)聯(lián)輸入進(jìn)位輸出進(jìn)位輸出級(jí)聯(lián)輸出級(jí)聯(lián)輸出Lab 控制控制 1CLRNDQ數(shù)據(jù)數(shù)據(jù)2數(shù)據(jù)數(shù)據(jù)3數(shù)據(jù)數(shù)據(jù)4Lab 控制控制 2Lab 控制控制 4輸 出時(shí)鐘DRAM/RO

7、M256x8512x41024x22048x1DDD寫 脈 沖電路輸 出 寬 度8,4,2,1 數(shù) 據(jù) 寬 度8,4,2,1地址寬度 8,9,10,11 寫使能輸 入時(shí)鐘l CPLD適合完成組合邏輯，適合完成組合邏輯，F(xiàn)PGA適合適合于完成時(shí)序邏輯。換句話說于完成時(shí)序邏輯。換句話說,FPGA更適合更適合于觸發(fā)器豐富的結(jié)構(gòu)，而于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。l CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而延遲是均勻的和可預(yù)測(cè)的，而FPGA的分段的分段式布線結(jié)構(gòu)決定了其延遲的

8、不可預(yù)測(cè)性。式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。l 在編程上在編程上FPGA比比CPLD具有更大的具有更大的靈活性，靈活性，CPLD通過修改具有固定內(nèi)連通過修改具有固定內(nèi)連電路的邏輯功能來編程，電路的邏輯功能來編程，F(xiàn)PGA主要通主要通過改變內(nèi)部布線來編程。過改變內(nèi)部布線來編程。l CPLD比比FPGA使用起來更方便。使用起來更方便。CPLD的編的編程采用程采用E2PROM或或FLASH技術(shù)，無需外部存儲(chǔ)技術(shù)，無需外部存儲(chǔ)器芯片，使用簡單。而器芯片，使用簡單。而FPGA的編程信息需存放的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。在外部存儲(chǔ)器上，使用方法復(fù)雜。l CPLD的速度比的速度比FPG

9、A快快,并且具有較大的時(shí)間并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于可預(yù)測(cè)性。這是由于CPLD是邏輯塊級(jí)編程，并是邏輯塊級(jí)編程，并且其邏輯塊之間的互聯(lián)是集總式的；而且其邏輯塊之間的互聯(lián)是集總式的；而FPGA是是門級(jí)編程，并且門級(jí)編程，并且CLB之間采用分布式互聯(lián)。之間采用分布式互聯(lián)。l FPGA的集成度比的集成度比CPLD高，具有更復(fù)雜的布高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。l CPLD保密性較好，保密性較好，F(xiàn)PGA保密性較差。保密性較差。l 一般情況下，一般情況下，CPLD的功耗要比的功耗要比FPGA大，且大，且集成度越高越明顯。集成度越高越明顯。傳統(tǒng)傳統(tǒng)現(xiàn)在現(xiàn)在l 印制電路板

10、越來越小，密度和復(fù)雜程度越印制電路板越來越小，密度和復(fù)雜程度越來越來高；來越來高；l 傳統(tǒng)的傳統(tǒng)的外探針測(cè)試法外探針測(cè)試法測(cè)試焊接在電路板上測(cè)試焊接在電路板上的器件難以實(shí)現(xiàn)。的器件難以實(shí)現(xiàn)。 20世紀(jì)世紀(jì)80年代，聯(lián)合測(cè)試行動(dòng)組開發(fā)了年代，聯(lián)合測(cè)試行動(dòng)組開發(fā)了IEEE1149.1邊界掃描測(cè)試技術(shù)規(guī)范。該規(guī)范提邊界掃描測(cè)試技術(shù)規(guī)范。該規(guī)范提供了有效的測(cè)試引線間隔致密的電路板上零件供了有效的測(cè)試引線間隔致密的電路板上零件的能力。的能力。每個(gè)每個(gè)IO引腳引腳都增加了一都增加了一個(gè)移位寄存?zhèn)€移位寄存器，這些寄器，這些寄存器用來控存器用來控制輸出引腳制輸出引腳的狀態(tài)和讀的狀態(tài)和讀取輸入引腳取輸入引腳的狀

11、態(tài)，從的狀態(tài)，從而完成了測(cè)而完成了測(cè)試工作。試工作。引腳引腳描述描述功能功能TDITDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳，數(shù)據(jù)在 TCKTCK的上升的上升沿移入。沿移入。TDOTDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCKTCK的下降的下降沿移出。如果沒有數(shù)據(jù)移出，該引腳處于高阻狀態(tài)。沿移出。如果沒有數(shù)據(jù)移出，該引腳處于高阻狀態(tài)。TMSTMS測(cè)試模式選擇測(cè)試模式選擇 控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAPTAP控制器的狀態(tài)轉(zhuǎn)換?？刂破鞯臓顟B(tài)轉(zhuǎn)換。TCKTCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入 BSTBST電路的時(shí)鐘信號(hào)。電路的時(shí)鐘信號(hào)。TRSTTRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入BSTBST電路的異步復(fù)位信號(hào)，低電平有效，在電路的異步復(fù)位信號(hào)，低電平有效，在IEEEIEEE規(guī)范中是規(guī)范中是可選的?？蛇x的。l 具有最高的優(yōu)先級(jí)；具有最高的優(yōu)先級(jí)；l 不僅有不僅有測(cè)試測(cè)試功能，而且還有功能，而且還有在線編程在線編程（ISP）和）和邏輯分析邏輯分析功能。功能。l Spartan II-XC2S100為例為例l Stratix 系列系列FPGAl Cyclone 系列系列FPGAl ACEX 系列系列FP