東秦組成原理課設(shè)

1、 東北大學(xué)秦皇島分校計算機與通信工程學(xué)院計算機組成原理課程設(shè)計專業(yè)名稱計算機科學(xué)與技術(shù)班級學(xué)號學(xué)生姓名指導(dǎo)教師袁靜波設(shè)計時間2013.12.232014.1.3課程設(shè)計任務(wù)書專業(yè)：計算機科學(xué)與技術(shù) 學(xué)號： 學(xué)生姓名（簽名）： 設(shè)計題目：指令系統(tǒng)及機器周期電路設(shè)計一、設(shè)計實驗條件綜合實驗室二、設(shè)計任務(wù)及要求1. 7號指令；2. 14號指令；3. 28號指令；4. 33號指令；5. 機器周期產(chǎn)生電路；6. 74LS139譯碼器。三、設(shè)計報告的內(nèi)容1. 設(shè)計題目與設(shè)計任務(wù)（設(shè)計任務(wù)書）題目：指令系統(tǒng)及ALU設(shè)計1. 7號，14號，28號，33號指令設(shè)計；2. 機器周期產(chǎn)生電路；3. 74LS139譯

2、碼器。2. 前言（緒論）融會貫通計算機組成原理課程的內(nèi)容，通過知識的綜合運用，加深對計算機系統(tǒng)各個模塊的工作原理及相互聯(lián)系的認識；學(xué)習(xí)運用VHDL進行FPGA/CPLD設(shè)計的基本步驟和方法，熟悉EDA的設(shè)計、模擬調(diào)試工具的使用，體會FPGA/CPLD技術(shù)相對于傳統(tǒng)開發(fā)技術(shù)的優(yōu)點；培養(yǎng)科學(xué)研究的獨立工作能力，取得工程設(shè)計與組裝調(diào)試的實踐經(jīng)驗。3. 設(shè)計主體1. 指令系統(tǒng)設(shè)計：第7號指令： 助記符：ADD A,EM 格式：操作碼和地址碼 操作碼：ADD 地址碼：A,EM 功能：將存儲器EM地址的值加入累加器A中 尋址方式：直接尋址第14號指令： 助記符：SUB A, R? 格式：操作碼和地址碼 操

3、作碼：SUB 地址碼：A,R? 功能：從累加器A中減去間址存儲器的值 尋址方式：寄存器間接尋址第28號指令： 助記符：OR A, #II 格式：操作碼和地址碼 操作碼：OR 地址碼：A,#II 功能：累加器A“或”立即數(shù)II 尋址方式：立即數(shù)尋址第33號指令： 助記符：MOV R?, A 格式：操作碼和地址碼 操作碼：MOV 地址碼：R?,A 功能：將A中的值送入R?中 尋址方式：寄存器間接尋址2. 模型機硬件設(shè)計： 題目：機器周期產(chǎn)生電路 功能：設(shè)計電路，實現(xiàn)A、B類指令分別有2和4個機器周期。 3. 邏輯電路設(shè)計：題目：74LS139譯碼器。功能：實現(xiàn)雙二四譯碼器表2 74LS139功能表

4、【系統(tǒng)設(shè)計】1. 模型機邏輯框圖圖1 整機邏輯框圖圖2 芯片引腳邏輯框圖圖3 CPU邏輯框圖2. 指令系統(tǒng)設(shè)計第7號指令： ADD A,EM 指令類型：算術(shù)運算指令 指令格式：XX操作碼及尋址類型 第14號指令： SUB A, R? 指令類型：算術(shù)運算指令 指令格式：001101XX 操作碼及R？的選擇00,01,10,11 第28號指令： OR A, #II 指令類型：邏輯運算指令 指令格式：010111XX操作碼如：000110008位立即數(shù)第33號指令： MOV R?, A 指令類型：數(shù)據(jù)傳送指令 指令格式：001001XX操作碼及R?的選擇00,01,10,113. 微操作控制信號1、

5、XRD ：外部設(shè)備讀信號，當給出了外設(shè)的地址后，輸出此信號，從指定外設(shè)讀數(shù)據(jù)。2、EMWR：程序存儲器EM寫信號。3、EMRD：程序存儲器EM讀信號。4、PCOE：將程序計數(shù)器PC的值送到地址總線ABUS上(MAR)。5、EMEN：將程序存儲器EM與數(shù)據(jù)總線DBUS接通，由EMWR和EMRD 決是將DBUS數(shù)據(jù)寫到EM中，還是從EM讀出數(shù)據(jù)送到DBUS。6、IREN：將程序存儲器EM讀出的數(shù)據(jù)打入指令寄存器IR。7、EINT：中斷返回時清除中斷響應(yīng)和中斷請求標志，便于下次中斷。8、ELP：PC打入允許，與指令寄存器IR3、IR2位結(jié)合，控制程序跳轉(zhuǎn)。9、FSTC：進位置1，CY=110、FCL

6、C：進位置0，CY=011、MAREN：將地址總線ABUS上的地址打入地址寄存器MAR。12、MAROE：將地址寄存器MAR的值送到地址總線ABUS上。13、OUTEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)送到輸出端口寄存器OUT里。14、STEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)存入堆棧寄存器ST中。15、RRD：讀寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。16、RWR：寫寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。17、CN：決定運算器是否帶進位移位，CN=1帶進位，CN=0不帶進位。18、FEN：將標志位存入ALU內(nèi)部的標志寄存器。19、WEN：將數(shù)據(jù)總線DBUS的值打入工作寄

7、存器W中。20、AEN：將數(shù)據(jù)總線DBUS的值打入累加器A中。21-23: X2 X0 ： X2、X1、X0三位組合來譯碼選擇將數(shù)據(jù)送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0三位組合決定ALU做何種運算。4. 指令執(zhí)行流程表2 指令簡介編號助記符功能機器碼周期總數(shù)CT節(jié)拍數(shù)微操作控制信號涉及的硬件1_FATCH_取指令000000XX10T2PCMARPCOE,MARENPC, MAR, EM, W , IRT1EMWEMEN,EMRD,WENT0WIRIRENPC + 17ADD A, EM將存儲器EM地址的值加入累加器A中001110XX111T7PCMARP

8、OCE,MARENPC, MAR,EM,W, A, ALU, F T6EMWPCPC+1EMEN,EMRD,WENT5WMARWEN，WARENT4EMWEMEN，WENT3A+WDBUSAS2 S0,AEN,FEN14SUB A,R從累加器A中減去間址存儲器的值001101XX101T5R?DBUSMARRRD,MAREN,X2 X0R, DBUS, MAR, EM, A, W, ALU,FT4EMWEMEN,EMRD,WENT3ALU(A-W)DBUSAS2 S0,AEN,FEN28OR A,#II累加器A“或”立即數(shù)II011011XX101T5PCMARPCOE MARENPC, MA

9、R, EM, W,A,ALU,FT4EMW,PCPC+1EMEN, EMRD WENT3W OR ADBUSA S2 S0，AEN33MOV R?,A將A中的值送入R?中100000XX011T3ADBUSR?AENA, DBUS, A以流程圖表示如下：PCMART7PCOE,MARENEMEN,EMRD,WENEMWPCPC+1T6WEN WARENWMART5EMEN WENT4EMWT3S2 S0,AEN,FENA+WDBUSA圖4 第7號指令流程圖X2X0,RRD,MARENR?DBUSMART5EMEN EMRD,WENEMWT4ALUDBUSAS2S0，AENT3圖5 第14條指令

10、流程圖PCOE MARENT5PCMAREMEN,EMRD,WENPC+1PC,EMWT4S2S0，AENALUDBUSAT3圖6 第28號指令流程圖AENADBUSR?T3 圖7 第33號指令流程圖【系統(tǒng)實現(xiàn)】1、 模型機實現(xiàn)（1）邏輯電路的圖形符號表示、功能圖8 機器周期產(chǎn)生電路功能描述：（2）系統(tǒng)實現(xiàn)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity hl isPORT(A:IN STD_LOGIC; B:IN STD_LOGIC; CYA:IN STD_LOGIC; CYB:IN

11、 STD_LOGIC; CLK:IN STD_LOGIC; CYAO:OUT STD_LOGIC; CYBO:OUT STD_LOGIC);end hl;architecture Behavioral of hl isbegin PROCESS(CLK) IS BEGIN IF(CLK'EVENT AND CLK='1')THEN IF(A='1') THEN IF(CYA='0' AND CYB ='0') THEN CYAO<='1' CYBO<='1' END IF; IF

12、(CYA='1' AND CYB ='1') THEN CYAO<='0' CYBO<='0' END IF; END IF; IF(B='1') THEN IF(CYA='0' AND CYB ='0') THEN CYAO<='0' CYBO<='1' END IF; IF(CYA='0' AND CYB ='1') THEN CYAO<='1' CYBO<=

13、9;0' END IF; IF(CYA='1' AND CYB ='0') THEN CYAO<='1' CYBO<='1' END IF; IF(CYA='1' AND CYB ='1') THEN CYAO<='0' CYBO<='0' END IF; END IF; END IF; END PROCESS;END behavior; 2、 邏輯電路設(shè)計（1）邏輯電路的圖形符號表示、功能圖10 74LS139（2）系統(tǒng)實現(xiàn)libra

14、ry IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity ls is port( G1,A1,B1,G2,A2,B2 :STD_LOGIC; Y1 :OUT STD_LOGIC_VECTOR(0 TO 3); Y2 :OUT STD_LOGIC_VECTOR(0 TO 3) ); end ls;architecture Behavioral of ls isSIGNAL IN1 :STD_LOGIC_VECTOR(1 DOWNTO 0); SIG

15、NAL IN2 :STD_LOGIC_VECTOR(1 DOWNTO 0); begin IN1 <= B1&A1; IN2 <= B2&A2; P1:PROCESS(G1,IN1) BEGIN IF(G1='0')THENCASE IN1 ISWHEN "00" => Y1 <="0111"WHEN "01" => Y1 <="1011"WHEN "10" => Y1 <="1101"WHEN

16、"11" => Y1 <="1110"WHEN OTHERS => Y1 <="XXXX"END CASE;ELSEY1 <="XXXX"END IF; END PROCESS; P2:PROCESS(G2,IN2) BEGIN IF(G2='0')THENCASE IN2 ISWHEN "00" => Y2 <="0111"WHEN "01" => Y2 <="1011&qu

17、ot;WHEN "10" => Y2 <="1101"WHEN "11" => Y2 <="1110"WHEN OTHERS => Y2 <="XXXX"END CASE;ELSEY2 <="XXXX"END IF; END PROCESS;end Behavioral;【系統(tǒng)測試】（一）、模型機測試（機器周期產(chǎn)生電路）1、 功能仿真仿真過程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵文件.tbw：選Tes

18、t Bench Waveform，并輸入文件名test_alul 初始化時鐘周期及相關(guān)參數(shù)finashl 右側(cè)會出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會自動出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會自動調(diào)用“Modelsim ”進行仿真，觀察波形窗口，觀察是否正確當A=1，B=0，CYACYB=11時，輸出CYAOCYBO=00時：圖11 當A=0,B=1,CYACYB=11時，CYAOCYB

19、O=00時： 圖12 2、RTL級邏輯電路圖13（二）硬件測試（74LS139譯碼器）1、功能仿真仿真過程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵文件.tbw：選Test Bench Waveform，并輸入文件名 test_74ls l 初始化時鐘周期及相關(guān)參數(shù)finashl 右側(cè)會出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會自動 出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會自動調(diào)用“Modelsim ”進行仿真，觀察波形窗口，觀察是否正確 圖14仿真證實：當B1A1=10，B2A2=01時，對應(yīng)Y1=1101，Y2=1011，與74LS139功能表一致。2、RTL級邏輯電路圖152