DDR SDRAM機理

1、DDR SDRAM全稱為Double Data Rate SDRAM，中文名為“雙倍數(shù)據(jù)流SDRAM”。DDR SDRAM在原有的SDRAM的基礎上改進而來。也正因為如此，DDR能夠憑借著轉(zhuǎn)產(chǎn)成本優(yōu)勢來打敗昔日的對手RDRAM，成為當今的主流。本文只著重講講DDR的原理和DDR SDRAM相對于傳統(tǒng)SDRAM（又稱SDR SDRAM）的不同。DDR的核心頻率、時鐘頻率和數(shù)據(jù)傳輸頻率：核心頻率就是內(nèi)存的工作頻率；DDR1內(nèi)存的核心頻率是和時鐘頻率相同的，到了DDR2和DDR3時才有了時鐘頻率的概念，就是將核心頻率通過倍頻技術得到的一個頻率。數(shù)據(jù)傳輸頻率就是傳輸數(shù)據(jù)的頻率。DDR1預讀取是2位，D

2、DR2預讀取是4位，DDR3預讀取是8位。DDR1在傳輸數(shù)據(jù)的時候在時鐘脈沖的上升沿和下降沿都傳輸一次，所以數(shù)據(jù)傳輸頻率就是核心頻率的2倍。DDR2內(nèi)存將核心頻率倍頻2倍所以時鐘頻率就是核心頻率的2倍了，同樣還是上升邊和下降邊各傳輸一次數(shù)據(jù)，所以數(shù)據(jù)傳輸頻率就是核心頻率的4倍。DDR3內(nèi)存的時鐘頻率是核心頻率的4倍，所以數(shù)據(jù)傳輸頻率就是核心頻率的8倍了。一、DDR的基本原理有很多文章都在探討DDR的原理，但似乎也不得要領，甚至還帶出一些錯誤的觀點。首先我們看看一張DDR正規(guī)的時序圖。從中可以發(fā)現(xiàn)它多了兩個信號： CLK#與DQS，CLK#與正常CLK時鐘相位相反，形成差分時鐘信號。而數(shù)據(jù)的傳輸

3、在CLK與CLK#的交叉點進行，可見在CLK的上升與下降沿（此時正好是CLK#的上升沿）都有數(shù)據(jù)被觸發(fā)，從而實現(xiàn)DDR。在此，我們可以說通過差分信號達到了DDR的目的，甚至講CLK#幫助了第二個數(shù)據(jù)的觸發(fā)，但這只是對表面現(xiàn)象的簡單描述，從嚴格的定義上講并不能這么說。之所以能實現(xiàn)DDR，還要從其內(nèi)部的改進說起。DDR內(nèi)存芯片的內(nèi)部結(jié)構(gòu)圖這是一顆128Mbit的內(nèi)存芯片，從圖中可以看出來，白色區(qū)域內(nèi)與SDRAM的結(jié)構(gòu)基本相同，但請注意灰色區(qū)域，這是與SDRAM的不同之處。首先就是內(nèi)部的L-Bank規(guī)格。SDRAM中L-Bank 存儲單元的容量與芯片位寬相同，但在DDR SDRAM中并不是這樣，存儲

4、單元的容量是芯片位寬的一倍，所以在此不能再套用講解SDRAM時 “芯片位寬=存儲單元容量” 的公式了。也因此，真正的行、列地址數(shù)量也與同規(guī)格SDRAM不一樣了。以本芯片為例，在讀取時，L-Bank在內(nèi)部時鐘信號的觸發(fā)下一次傳送8bit的數(shù)據(jù)給讀取鎖存器，再分成兩路4bit數(shù)據(jù)傳給復用器，由后者將它們合并為一路4bit數(shù)據(jù)流，然后由發(fā)送器在DQS的控制下在外部時鐘上升與下降沿分兩次傳輸4bit的數(shù)據(jù)給北橋。這樣，如果時鐘頻率為100MHz，那么在I/O端口處，由于是上下沿觸發(fā)，那么就是傳輸頻率就是200MHz?，F(xiàn)在大家基本明白DDR SDRAM的工作原理了吧，這種內(nèi)部存儲單元容量（也可以稱為芯片

5、內(nèi)部總線位寬）=2芯片位寬（也可稱為芯片I/O總線位寬）的設計，就是所謂的兩位預取（2-bit Prefetch），有的公司則貼切的稱之為2-n Prefetch（n代表芯片位寬）。二、DDR SDRAM與SDRAM的不同DDR SDRAM與SDRAM的不同主要體現(xiàn)在以下幾個方面。DDR SDRAM與SDRAM的主要不同對比表DDR SDRAM與SDRAM一樣，在開機時也要進行MRS，不過由于操作功能的增多，DDR SDRAM在MRS之前還多了一EMRS階段（Extended Mode Register Set，擴展模式寄存器設置），這個擴展模式寄存器控制著DLL的有效/禁止、輸出驅(qū)動強度、Q

6、FC 有效/無效等。由于EMRS與MRS的操作方法與SDRAM的MRS大同小異，在此就不再列出具體的模式表了，有興趣的話可查看相關的DDR內(nèi)存資料。下面我們就著重說說DDR SDRAM的新設計與新功能。1、 差分時鐘差分時鐘（參見上文“DDR SDRAM讀操作時序圖”）是DDR的一個必要設計，但CK#的作用，并不能理解為第二個觸發(fā)時鐘（你可以在講述DDR原理時簡單地這么比喻），而是起到觸發(fā)時鐘校準的作用。由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距

7、可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK# 則是上升慢下降快）。而由于上下沿觸發(fā)的原因，也使CL=1.5和2.5成為可能，并容易實現(xiàn)。與CK反相的CK#保證了觸發(fā)時機的準確性。2、 數(shù)據(jù)選取脈沖（DQS）總結(jié)DQS：它是雙向信號；讀內(nèi)存時，由內(nèi)存產(chǎn)生，DQS的沿和數(shù)據(jù)的沿對齊；寫入內(nèi)存時，由外部產(chǎn)生，DQS的中間對應數(shù)據(jù)的沿，即此時DQS的沿對應數(shù)據(jù)最穩(wěn)定的中間時刻。DQS是DDR SDRAM中的重要功能，它的功能主要用來在一個時鐘周期內(nèi)準確的區(qū)分出每個傳輸周期，并便于接收方準確接收數(shù)據(jù)。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發(fā)來

8、的DQS信號，讀取時，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。在讀取時，DQS與數(shù)據(jù)信號同時生成（也是在CK與 CK#的交叉點）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，數(shù)據(jù)真正出現(xiàn)在數(shù)據(jù)I/O總線上相對于DQS觸發(fā)的時間間隔被稱為 tAC。注意，這與SDRAM中的tAC的不同。實際上，DQS生成時，芯片內(nèi)部的預取已經(jīng)完畢了，tAC是指上文結(jié)構(gòu)圖中灰色部分的數(shù)據(jù)輸出時間，由于預取的原因，實際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對tAC也有一定的要求，對于 DDR266，tAC的允許范圍是0.75ns，對于

9、DDR333，則是0.7ns，有關它們的時序圖示見前文，其中CL里包含了一段DQS的導入期。前文已經(jīng)說了DQS是為了保證接收方的選擇數(shù)據(jù)， DQS在讀取時與數(shù)據(jù)同步傳輸，那么接收時也是以DQS的上下沿為準嗎？不，如果以DQS的上下沿區(qū)分數(shù)據(jù)周期的危險很大。由于芯片有預取的操作，所以輸出時的同步很難控制，只能限制在一定的時間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時間可能有快有慢，會與DQS有一定的間隔，這也就是為什么要有一個tAC規(guī)定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時，芯片不再自己生成DQS，而以發(fā)送方傳來的DQS為基準，并相應延后一定的時間，在DQS的中部

10、為數(shù)據(jù)周期的選取分割點（在讀取時分割點就是上下沿），從這里分隔開兩個傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號都會有一個邏輯電平保持周期，即使發(fā)送時不同步，在DQS上下沿時都處于保持周期中，此時數(shù)據(jù)接收觸發(fā)的準確性無疑是最高的。在寫入時，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿。3、 寫入延遲在上面的DQS寫入時序圖中，可以發(fā)現(xiàn)寫入延遲已經(jīng)不是0了，在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS， WRITE Command to the first correspondin

11、g rising edge of DQS），對于這個時間大家應該很好理解了。為什么要有這樣的延遲設計呢？原因也在于同步，畢竟一個時鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準備才行。tDQSS是DDR內(nèi)存寫入操作的一個重要參數(shù)，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。有人可能會說，如果這樣，DQS不就與芯片內(nèi)的時鐘不同步了嗎？對，正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同步，而數(shù)據(jù)的接受則完全依靠DQS進行同步，所以 DQS與時鐘不同步也無所謂。不過，tDQS

12、S產(chǎn)生了一個不利影響讀后寫操作延遲的增加，如果CL=2.5，還要在tDQSS基礎上加入半個時鐘周期，因為命令都要在CK的上升沿發(fā)出。當CL=2.5時，讀后寫的延遲將為tDQSS+0.5個時鐘周期（圖中BL=2）另外，DDR內(nèi)存的數(shù)據(jù)真正寫入由于要經(jīng)過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-規(guī)范中更是將tWR列為模式寄存器的一項，可見它的重要性。4、 突發(fā)長度與寫入掩碼在DDR SDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有了隨機存取的操作（突發(fā)長度為1）和全頁式突發(fā)。這是為什么呢？因為L-Bank一次就存取兩倍于芯片位寬的數(shù)據(jù)，所以芯片至少也要

13、進行兩次傳輸才可以，否則內(nèi)部多出來的數(shù)據(jù)怎么處理？而全頁式突發(fā)事實證明在PC內(nèi)存中是很難用得上的，所以被取消也不希奇。但是，突發(fā)長度的定義也與SDRAM的不一樣了（見本章節(jié)最前那幅DDR簡示圖），它不再指所連續(xù)尋址的存儲單元數(shù)量，而是指連續(xù)的傳輸周期數(shù)，每次是一個芯片位寬的數(shù)據(jù)。對于突發(fā)寫入，如果其中有不想存入的數(shù)據(jù)，仍可以運用DM信號進行屏蔽。DM信號和數(shù)據(jù)信號同時發(fā)出，接收方在DQS的上升與下降沿來判斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS 中部選取的數(shù)據(jù)就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發(fā)出DM信號給北橋作為屏蔽讀取數(shù)據(jù)的參考。其實，該讀哪個數(shù)據(jù)也是由北橋

14、芯片決定的，所以芯片也無需參與北橋的工作，哪個數(shù)據(jù)是有用的就留給北橋自己去選吧。5、 延遲鎖定回路（DLL）DDR SDRAM對時鐘的精確性有著很高的要求，而DDR SDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘，在理論上DDR SDRAM這兩個時鐘應該是同步的，但由于種種原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩(wěn)定的情況（SDRAM也內(nèi)部時鐘，不過因為它的工作/傳輸頻率較低，所以內(nèi)外同步問題并不突出）。DDR SDRAM的tAC就是因為內(nèi)部時鐘與外部時鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯誤的惡果。實際上，不同步就是一種正/負延遲

15、，如果延遲不可避免，那么若是設定一個延遲值，如一個時鐘周期，那么內(nèi)外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會絕對統(tǒng)一，所以需要根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實現(xiàn)與外部時鐘的同步，這就是DLL的任務。DLL不同于主板上的PLL，它不涉及頻率與電壓轉(zhuǎn)換，而是生成一個延遲量給內(nèi)部時鐘。目前DLL有兩種實現(xiàn)方法，一個是時鐘頻率測量法（CFM，Clock Frequency Measurement），一個是時鐘比較法（CC，Clock Comparator）。CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時鐘，這樣內(nèi)外時鐘正好就相差了一個時鐘周期，從而實現(xiàn)同步。DLL就這

16、樣反復測量反復控制延遲值，使內(nèi)部時鐘與外部時鐘保持同步。CFM式DLL工作示意圖CC的方法則是比較內(nèi)外部時鐘的長短，如果內(nèi)部時鐘周期短了，就將所少的延遲加到下一個內(nèi)部時鐘周期里，然后再與外部時鐘做比較，若是內(nèi)部時鐘周期長了，就將多出的延遲從下一個內(nèi)部時鐘中刨除，如此往復，最終使內(nèi)外時鐘同步。CC式DLL工作示意圖CFM與CC各有優(yōu)缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，并且如果測量失誤，則內(nèi)部的延遲就永遠錯下去了。CC的優(yōu)點則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數(shù)據(jù)（而且不會太嚴重），不會涉及到后面的延遲修正，但它的修正時間要比CFM長。DLL功能在DDR SDRAM中可以被禁止，但僅限于除錯與評估操作，正常工作狀態(tài)是自動有效的。轉(zhuǎn)自一些