fpga觸發(fā)器及計數(shù)器實驗報告

1、-. z.*電力學院FPGA應用開發(fā)實驗報告實驗名稱： 觸發(fā)器與計數(shù)器 專 業(yè)： 電子科學與技術 姓 名：班 級：學 號：1.觸發(fā)器功能的模擬實現(xiàn)實驗目的：掌握觸發(fā)器功能的測試方法。掌握根本RS觸發(fā)器的組成及工作原理。掌握集成JK觸發(fā)器和D觸發(fā)器的邏輯功能及觸發(fā)方式。掌握幾種主要觸發(fā)器之間相互轉換的方法。通過實驗，體會EPLD芯片的高集成度和多I/O口。實驗說明：將根本RS觸發(fā)器，同步RS觸發(fā)器，集成J-K觸發(fā)器，D觸發(fā)器同時集一個FPGA芯片中模擬其功能，并研究其相互轉化的方法。實驗的具體實現(xiàn)要連線測試，實驗原理如下圖：2.計數(shù)器在VHDL中，可以用QMegaWizard Plug-In M

2、anager命令，翻開如下列圖所示的對話框。第2步：直接單擊Ne*t按鈕，出現(xiàn)如下列圖所示的對話框。如下圖，在左邊的選擇框中選擇“LPM_COUNTER，在輸出文件類型單項選擇框中選中“VHDL，并輸入文件名為“counter_lpm。第3步：完成設置后直接單擊Ne*t按鈕，翻開如下列圖所示的對話框。在輸出位數(shù)的下拉框中選擇“8 bits，在計數(shù)方向的單項選擇框中選中“Up only。這個設置表示生成的計數(shù)器是8位加法計數(shù)器。第4步：獨立設計模為七的計數(shù)器第4步：單擊Ne*t按鈕后，出現(xiàn)如下列圖所示的對話框。在該對話框中選擇添加額外的端口，在這里選中“Count Enable選項，表示添加了一

3、個計數(shù)使能端口，此時在左邊的圖形符號中可以看到多了一個“t_en的引腳。第5步：單擊Ne*t按鈕，翻開如下列圖所示的下一個對話框。在同步輸入Synchronous inputs處選擇“Load，在異步輸入Asynchronous inputs處選擇“Clear。表示在計數(shù)器中添加了一個同步置數(shù)端和一個異步清0端，在左邊的圖形符號中可以看到又添加了一個aclr、sload和用于置數(shù)用的data7.0。第6步：繼續(xù)單擊Ne*t按鈕直到完畢為止。到此即完成了一個8位計數(shù)器的設計，同時生成了一個VHDL文件此couter_lpm.vhd。第7步：接著需要將生成的couter_lpm.vhd文件添加到工

4、程中，如下列圖所示，在工程瀏覽器窗口中，右擊“Device Design Files，在下拉菜單中選擇“Add/Remove Files in Project命令。第8步：選擇添加文件命令后，翻開如下列圖所示的對話框。在“File name處可直接輸入將添加的文件名，或通過點擊右邊的瀏覽按鈕，翻開瀏覽窗口，選擇需要添加的文件。然后點擊右邊的Add按鈕，即完成。第9步：將couter_lpm.vhd設定為頂層設計文件，進展語法檢查后，執(zhí)行與方法一一樣的操作即可。3.時鐘電路利用上面設計好的計數(shù)器和分頻器設計一個實時的時鐘。一共需要1個模24計數(shù)器、2個模6計數(shù)器、2個模10計數(shù)器、一個生成1Hz的分頻器和6個數(shù)碼管解碼器。最終用HE*5HE*4顯示小時023，用HE*3HE*2顯示分鐘059，用HE*1HE*0顯示秒鐘059。具體步驟如下：第1步：新建一個QuartusII工程，將其命名為Clockcircut。第2步：建立各功能模塊計數(shù)器、分頻器及7段數(shù)碼管的VHDL文件，并分別將它們設置成頂層文件，進展編譯和仿真。1模為24的計數(shù)器VHDL代碼：2模為6的計數(shù)器VHDL代碼：3模為10的計數(shù)器VHDL代碼：47段數(shù)碼管的VHDL代碼：550M分頻的分頻器VHDL代碼：第3步：語法檢查通過后直接生成符號。第4步：采用圖形編輯器，將幾個模塊連接起來構成一個時鐘。第5步：將原理