基于FPGA的自然對數(shù)變換器的設計與實現(xiàn)

1、基于FPGA的自然對數(shù)變換器的設計與實現(xiàn)作者：李剛萬里林凌天津大學生物醫(yī)學檢測技術與儀器重點實驗室(天津300072)時間2008-08-14來源：電子產(chǎn)品世界瀏覽評論推薦給好友我有問題個性化定制關鍵詞：FPGA對數(shù)運算CORDIC算法對數(shù)變換器實現(xiàn)方法預處理單元欲利用CORDIC方法求自然對數(shù)，必須對輸入進行初始化，經(jīng)迭代運算后才能得到對數(shù)運算值。該對數(shù)變換器的輸入為16位數(shù)，在預處理單元中將輸入分別加減一，并將位寬擴大為40位，最高位作為符號位覆值給第一次迭代的x0和y0,如圖1所示，圖中s代表符號位。擴大位寬可以提高輸出精度。圖1初始迭代值x0，y0CORDIC單元CORDIC單元是實現(xiàn)

2、對數(shù)變換器的核心。本文利用流水線結構實現(xiàn)CORDIC算法，其結構如圖2所示。在設計中，采用由28級CORDIC運算單元組成的流水線結構，為擴大輸入范圍，從n=-5開始迭代，移位序列為7,6,5,4,3,2，1,2.28。前6級根據(jù)(3)式進行迭代，后22級根據(jù)(4)式進行迭代。經(jīng)過28級流水線運算后，y變?yōu)?,z左移一位就是要求的對數(shù)值。每一級電路結構主要包括2個移位寄存器和3個加減法器，這些移位寄存器各自有不同的固定的移位次數(shù)，加減法選擇由該級中y的最高位(符號位)決定。en為第n次迭代的旋轉角度，并作為常數(shù)直接連到了累加器上,不需要存儲空間和讀取時間。7e土圖2CORDIC流水線結構后處理

3、單元由CORDIC得到的z=1/2ln(t),因此將結果左移一位，并截取高16位作為最終的輸出。其中最高位為符號位，最大輸入值65535的對數(shù)值為11.0903，對應的輸出為7FFF,其余輸出均除以對應的值即得到相應的對數(shù)值。實驗結果在QuartusII5.1軟件環(huán)境下使用VerilogHDL語言完成了上述各算法，并在cyclone系列芯片EP1C6Q240C8上實現(xiàn)。圖3為對數(shù)運算時序仿真圖。表1為對數(shù)運算結果與理論值的比較。內mmB-+圖3對數(shù)運算時序仿真圖砂yyinnjupmnjpfmuyiimnfpuuwuinjifjJimiiwmmiumflnRnfu|由表1可看出，該對數(shù)運算器的輸

4、出誤差為10-4數(shù)量級。由于采用流水線結構，能夠在執(zhí)行進程的同時輸入數(shù)據(jù)，從而極大的提高了程序的運行效率。該設計需要30個時鐘周期獲取第一個計算結果，而只需要一個時鐘周期來獲取隨后的計算結果。利用QuartusII5.1軟件進行時序分析，該運算器的最高頻率可達到80MHz。該運算器適用于高速大數(shù)據(jù)量的數(shù)據(jù)處理。表1對數(shù)運算結果與理論值的比較輸入輸出十進制十六進制十進制十丸進制對數(shù)直喇侖直10001：300030.0010050001F41836247BA6.21476.2146100002710272136A4D9.21049.2103200004E2029261724D9.90369.903

5、5655005FDC31766jjFFE11.089911.0898結語利用對數(shù)變換可以將乘除法變換為加減法實現(xiàn)，有利于乘除法在硬件中的實現(xiàn)。由于CORDIC算法完全由移位和相加運算完成，降低了復雜性，易于硬件的實現(xiàn)。筆者利用CORDIC算法在FPGA上設計了一種自然對數(shù)變換器。實現(xiàn)過程中采用流水線結構，提高了系統(tǒng)的運行效率。實驗結果表明該對數(shù)運算器的輸出誤差為10-4數(shù)量級，最高頻率可達到80MHz。該運算器適用于高速大數(shù)據(jù)量的數(shù)據(jù)處理。參考文獻：李剛、李秋霞、林凌、李小霞等，動態(tài)光譜頻域提取的fft變換精度分析，光譜學與光譜分析，2006,12:2177-2180BajardJC,Mull

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