基于誤差修正算法的并行交替采樣ADC的應(yīng)用

1、基于誤差修正算法的并行交替采樣ADC的應(yīng)用 并行交替采樣ADC原理并行交替采樣ADC（Time-interleaved ADC, TI-ADC)結(jié)構(gòu)能夠?qū)⒍嗥鄬Φ筒蓸勇实腁DC芯片組合起來構(gòu)成高采樣率系統(tǒng)。TI-ADC的缺陷由于制造工藝的原因，通道間失配誤差會降低整個TI-ADC系統(tǒng)的SNR和SFDR. 三種失配誤差:偏置誤差（Offset Error）增益誤差（Gain Error）采樣間隔誤差（Timing-skew Error） 增益誤差（Gain Mismatch) 增益失配的示意圖增益失配的時域和頻域分析時域分析頻域分析 基本誤差信號周期等于單個ADC采樣周期（fs/M） 誤差信號

2、的幅度被輸入正弦信號的幅度所調(diào)制 最大誤差發(fā)生在輸入正弦波的峰值處 誤差信號的包絡(luò)線頻率等于輸入正弦波頻率 頻域中的噪聲峰： f noise = fin + k x fs/M 噪聲頻率與輸入信號頻率相關(guān) 噪聲頻率與采樣頻率相關(guān) k = i/M采樣間隔誤差（Phase Mismatch)時鐘相位失配的示意圖時鐘相位失配的時域和頻域分析時域分析頻域分析 基本誤差信號周期等于單個ADC采樣周期（fs/M） 誤差信號的幅度被輸入正弦信號的導(dǎo)數(shù)所調(diào)制 最大誤差發(fā)生在輸入正弦波的過零處 誤差信號的包絡(luò)線頻率等于輸入正弦波頻率，但相 相位與增益誤差信號相差90度 頻域中的噪聲峰： f noise = fin

3、 + k x fs/M 噪聲頻率與輸入信號頻率相關(guān) 噪聲頻率與采樣頻率相關(guān) k = i/M偏置誤差（Offset Mismatch)偏置失配的示意圖偏置失配的時域和頻域分析時域分析頻域分析 誤差與輸入信號在時域和頻域均無關(guān) 誤差信號周期等于單個ADC采樣周期 頻域中的噪聲峰： f noise = k x fs/m 噪聲頻率與采樣頻率相關(guān) k = i/M三種誤差的總效應(yīng)Total Mismatch error:增益和時間相位誤差：偏置誤差：數(shù)字后處理系統(tǒng)框圖數(shù)字后處理算法研究 誤差估計算法 誤差修正算法混合濾波器組系統(tǒng)分析TI-ADCTI-ADC：TI-ADC重構(gòu)濾波器（1）假設(shè)x(t)是1st

4、 Nyquist內(nèi)的帶限信號，則y(n)的Fourier transformation可以寫成：其中：TI-ADC重構(gòu)濾波器（2）重構(gòu)濾波器：其中 與 (m+1)k 是 矩陣 A-1(d)的元素TI-ADC重構(gòu)濾波器（3）重構(gòu)濾波器的沖激響應(yīng)TI-ADC重構(gòu)濾波器（4）重構(gòu)濾波器組的多相實現(xiàn)結(jié)構(gòu)：頻率相關(guān)的修正方法TI-ADC硬件設(shè)計模擬輸入信號1:M拆分與驅(qū)動低失真一致性好多相時鐘產(chǎn)生低抖動精確相移14bit 320Msps TIADC（1）There are Four ADCs operate in parallelImplemented the Post-Processing4 ADCs

5、 AD6645Implemented the Post-Processing14bit 4Gsps TIADC14bit 320Msps TIADC（2）模擬前端：功分器+變壓器多相時鐘產(chǎn)生：分立鎖相環(huán)結(jié)構(gòu) FPGA內(nèi)實時修正失配誤差14bit 320Msps TIADC（3）Fin = 59.0MHz Offset Error: (LSB)18.9 9.019.114.0 Gain Error: (%)0 -2.01 -1.57 -0.80 Time Error: (ps)0 -2.6 15.1 37.6修正前: SINAD = 40.1dB SFDR = 41.0dB 修正后: SINAD

6、 = 66.4dB SFDR = 92.1dB8bit 4Gsps TIADC（1）8bit 4Gsps TIADC AT84AD001BADC數(shù)據(jù)接收和存儲8bit 4Gsps TIADC（2）模擬前端：功分器+變壓器多相時鐘產(chǎn)生：集成鎖相環(huán)+延遲線 高速LVDS信號接收8bit 4Gsps TIADC （3）Fin = 803.0MHz Offset Error: (LSB)0-3.78-10.66-3.38 Gain Error: (%)0 -2.65 -0.48 -1.69 Time Error: (ps)0 -39.63 -22.91 -81.22修正前: SINAD = 17.3dB SFDR = 19.4dB 修正后: SINAD = 35.4dB SFDR = 50.8dB8bit 500Msps TIADC（1）8bit 500Msps TIADC AD9480ADC數(shù)據(jù)接收和存儲8bit 500Msps TIADC（2）模擬前端：可變增益放大器多相時鐘產(chǎn)生：集成鎖相環(huán)DDR SDRAM大容量數(shù)據(jù)緩存8bit 4Gsps TIADC （3）Fin = 50.0MHz Offset Error: (LSB)0-4.1 Gain Error: (%